[發明專利]一種緩解SET效應的VCO環振電路

有效

• 申請號: 201811102791.3
• 申請日: 2018-09-20
• 公開（公告）號: CN109257042B
• 公開（公告）日: 2022-08-12
• 發明（設計）人: 王軒;周國昌;賴曉玲;朱啟;巨艇
• 申請（專利權）人: 西安空間無線電技術研究所
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 馬全亮

一種緩解SET效應的VCO環振電路，該環振電路為雙環振結構，包括第一環振和第二環振，第一環振和第二環振中任一節點的輸入均分別來自于第一環振和第二環振，當由于SET效應導致第一環振或第二環振中的任一節點輸入電壓發生跳變時，由另一個環振所提供的對應節點的輸入電壓保持正常。本發明提出的交叉耦合型雙環VCO，使用雙差分輸入結構，使得每條環振電路可以抵消另一條環振在遭受SET時所產生的影響，可以有效的降低SET對VCO振蕩頻率的影響，提高了電路對SET的防護能力。

技術領域

本發明涉及一種緩解SET效應的VCO環振電路，屬于CMOS模擬電路設計技術領域。

背景技術

為了提高PLL環路的穩定性和相噪，在進行VCO設計時，通常使用差分環振，如附圖1所示，為偽差分VCO結構示意圖。雖然差分環振單元具有抗共模噪聲能力強，輸出壓差范圍大等特點，但是在面臨SET時，振蕩頻率會發生較大的變化，進而引起鎖相環電路的失鎖。

這是由于VCO的輸出頻率是由每一級環振單元的延遲決定，而環振單元的延遲由其輸入差分電壓信號以及偏置電壓決定。當SET發生在環振單元的某個輸入節點時，如圖2所示，環振單元的支路電流發生變化，進而引起單元的輸出延時發生跳變，最終導致VCO頻率發生跳變和PLL失鎖。

如圖3所示為環振單元在經歷SET時頻率變化示意圖，可以看到，當環振單元的某個節點發生SET時，VCO的振蕩頻率會發生瞬時的跳變，此時，由于環路頻率與輸入參考時鐘的頻率產生較大的變化，導致PLL失鎖(PLL loseslock)，如圖4所示。

發明內容

本發明的技術解決問題是：克服現有技術的不足，提供了一種緩解SET效應的VCO環振電路，是一種交叉耦合的雙環VCO，能夠緩解SET效應。

本發明的技術解決方案是：

一種緩解SET效應的VCO環振電路，該環振電路為雙環振結構，包括第一環振和第二環振，第一環振和第二環振中任一節點的輸入均分別來自于第一環振和第二環振，當由于SET效應導致第一環振或第二環振中的任一節點輸入電壓發生跳變時，由另一個環振所提供的對應節點的輸入電壓保持正常。

該環振電路包括12個環振單元，其中第1環振單元～第6環振單元組成了第一環振，第7環振單元～第12環振單元組成了第二環振，每個環振單元有兩對差分輸入端口和一對差分輸出端口，每一級環振單元的輸出作為下一級環振單元的輸入。

每一級環振單元的輸出為下一級環振單元的輸入，具體為：

第1環振單元的輸出作為第2環振單元的一個輸入，第2環振單元的輸出作為第3環振單元的一個輸入，以此類推，第5環振單元的輸出作為第6環振單元的一個輸入；第6環振單元的輸出返回到第1環振單元，作為第1環振單元的一個輸入；

第7環振單元的輸出作為第8環振單元的一個輸入，第8環振單元的輸出作為第9環振單元的一個輸入，以此類推，第11環振單元的輸出作為第12環振單元的一個輸入；第12環振單元的輸出返回到第7環振單元，作為第7環振單元的一個輸入。

每一個環振單元均有2組輸入差分信號，其中1組來自第一環振，另一組來自第二環振。

對于第一環振，第i環振單元的輸入來自第i-1環振單元的輸出和第i+5環振單元的輸出，i＝2,3,4,5,6；第1環振單元的輸入來自第6環振單元的輸出和第12環振單元的輸出。

對于第二環振，第j環振單元的輸入來自第j-1環振單元的輸出和第j-7環振單元的輸出，j＝8,9,10,11,12；第7環振單元的輸入來自第6環振單元的輸出和第12環振單元的輸出。