[發(fā)明專利]一種基于FPGA的Displayport信號(hào)產(chǎn)生裝置及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201811071431.1
• 申請(qǐng)日: 2018-09-14
• 公開（公告）號(hào): CN109448614B
• 公開（公告）日: 2021-09-28
• 發(fā)明（設(shè)計(jì)）人: 趙勇;盧碧波;胡琨
• 申請(qǐng)（專利權(quán)）人: 武漢帆茂電子科技有限公司
• 主分類號(hào): G09G3/00
• 分類號(hào): G09G3/00
• 代理公司: 上海怡恩專利代理事務(wù)所(普通合伙) 31336
• 代理人: 潘青青

1.一種基于FPGA的Displayport信號(hào)產(chǎn)生裝置，其特征在于，包括AXI Lite并行圖像參數(shù)接收模塊，所述AXI Lite并行圖像參數(shù)接收模塊接收Displayport模組的寄存器配置參數(shù)；AXI Stream并行圖像數(shù)據(jù)接收模塊，所述AXI Stream并行圖像數(shù)據(jù)接收模塊根據(jù)Displayport模組類型的圖像數(shù)據(jù)解碼成RGB數(shù)據(jù)，并完成Displayport模組顯示圖像畫面測(cè)試；軟核處理器模塊，所述軟核處理器模塊根據(jù)接收的Displayport模組的寄存器配置參數(shù)后進(jìn)行Displayport模組的VCOM調(diào)節(jié)和EDID燒錄，還包括圖像時(shí)序生成模塊，所述圖像時(shí)序生成模塊接收AXI Lite并行圖像參數(shù)接收模塊接收到的對(duì)應(yīng)Displayport模組分辨率類型的寄存器配置參數(shù)生成時(shí)序控制信號(hào)，還包括圖像數(shù)據(jù)存儲(chǔ)管理模塊，所述圖像數(shù)據(jù)存儲(chǔ)管理模塊接收上述RGB數(shù)據(jù)并存儲(chǔ)到外掛的DDR存儲(chǔ)顆粒，以及接收AXI Lite并行圖像參數(shù)接收模塊接收到的切圖指令，并根據(jù)圖像時(shí)序生成模塊輸出的時(shí)序控制信號(hào)將圖像對(duì)應(yīng)編號(hào)的RGB數(shù)據(jù)從DDR存儲(chǔ)顆粒中取出來(lái)，跟圖像時(shí)序生成模塊輸出的時(shí)序控制信號(hào)一起送給Displayport信號(hào)協(xié)議層編碼模塊，所述軟核處理器模塊控制Displayport信號(hào)協(xié)議層編碼模塊中的AUX通信接口模塊跟Displayport模組通信得到待測(cè)Displayport模組的數(shù)據(jù)位寬，通道數(shù)及速率信息。

2.如權(quán)利要求1所述的一種基于FPGA的Displayport信號(hào)產(chǎn)生裝置，其特征在于，所述Displayport信號(hào)協(xié)議層編碼模塊將接收到的RGB數(shù)據(jù)和時(shí)序控制信號(hào)編碼成Displayport協(xié)議格式的數(shù)據(jù)包。

3.如權(quán)利要求2所述的一種基于FPGA的Displayport信號(hào)產(chǎn)生裝置，其特征在于；還包括Displayport物理層發(fā)送模塊，所述Displayport物理層發(fā)送模塊接收Displayport信號(hào)協(xié)議層編碼模塊輸出的Displayport協(xié)議格式的數(shù)據(jù)包，并根據(jù)Displayport信號(hào)協(xié)議層編碼模塊中的AUX通信接口模塊得到的通道數(shù)及速率信息生成速率匹配的Displayport串行信號(hào)，完成Displayport模組顯示圖像畫面測(cè)試。

4.如權(quán)利要求3所述的一種基于FPGA的Displayport信號(hào)產(chǎn)生裝置，其特征在于；

Displayport圖像參數(shù)映射模塊接收AXI Lite并行圖像參數(shù)接收模塊接收到的圖像參數(shù)寄存器并存儲(chǔ)在映射區(qū)。

5.如權(quán)利要求4所述的一種基于FPGA的Displayport信號(hào)產(chǎn)生裝置，其特征在于；所述軟核處理器模塊接收Displayport圖像參數(shù)映射模塊映射區(qū)的圖像參數(shù)后控制Displayport信號(hào)協(xié)議層編碼模塊中的AUX通信接口模塊進(jìn)行Displayport模組的VCOM調(diào)節(jié)和EDID燒錄。

6.一種基于FPGA的Displayport信號(hào)產(chǎn)生方法，其特征在于；包括以下步驟：

步驟(1)：提供一AXI Lite并行圖像參數(shù)接收模塊、AXI Stream并行圖像數(shù)據(jù)接收模塊、圖像數(shù)據(jù)存儲(chǔ)管理模塊、圖像時(shí)序生成模塊、軟核處理器模塊、Displayport圖像參數(shù)映射模塊、Displayport信號(hào)協(xié)議層編碼模塊和Displayport物理層發(fā)送模塊；

步驟(2)：通過AXI Lite并行圖像參數(shù)接收模塊接收Displayport模組類型設(shè)置的寄存器配置參數(shù)；以及通過AXI Stream并行圖像數(shù)據(jù)接收模塊根據(jù)Displayport模組類型的圖像數(shù)據(jù)并解碼成RGB數(shù)據(jù)；

步驟(3)：通過圖像時(shí)序生成模塊接收AXI Lite并行圖像參數(shù)接收模塊接收到的對(duì)應(yīng)Displayport模組分辨率類型的寄存器配置參數(shù)生成時(shí)序控制信號(hào)；

步驟(4)：通過圖像數(shù)據(jù)存儲(chǔ)管理模塊接收上述RGB數(shù)據(jù)并存儲(chǔ)到外掛的DDR存儲(chǔ)顆粒，以及接收AXI Lite并行圖像參數(shù)接收模塊接收到的切圖指令，根據(jù)圖像時(shí)序生成模塊輸出的時(shí)序控制信號(hào)將圖像對(duì)應(yīng)編號(hào)的RGB數(shù)據(jù)從DDR存儲(chǔ)顆粒中取出來(lái)，并跟圖像時(shí)序生成模塊輸出的時(shí)序控制信號(hào)一起送給Displayport信號(hào)協(xié)議層編碼模塊；

步驟(5)：基于軟核處理器模塊控制Displayport信號(hào)協(xié)議層編碼模塊中的AUX通信接口模塊跟Displayport模組通信得到待測(cè)Displayport模組的數(shù)據(jù)位寬，通道數(shù)及速率信息；

步驟(6)：通過Displayport信號(hào)協(xié)議層編碼模塊將接收到的RGB數(shù)據(jù)和時(shí)序控制信號(hào)編碼成Displayport協(xié)議格式的數(shù)據(jù)包；

步驟(7)：通過Displayport物理層發(fā)送模塊接收Displayport信號(hào)協(xié)議層編碼模塊輸出的Displayport協(xié)議格式的數(shù)據(jù)包，并根據(jù)Displayport信號(hào)協(xié)議層編碼模塊中的AUX通信接口模塊得到的通道數(shù)及速率信息生成速率匹配的Displayport串行信號(hào)，完成Displayport模組顯示圖像畫面測(cè)試；

步驟(8)：通過Displayport圖像參數(shù)映射模塊接收AXI Lite并行圖像參數(shù)接收模塊接收到的圖像參數(shù)寄存器并存儲(chǔ)在映射區(qū)；

步驟(9)：所述軟核處理器模塊接收Displayport圖像參數(shù)映射模塊映射區(qū)的圖像參數(shù)后控制Displayport信號(hào)協(xié)議層編碼模塊中的AUX通信接口模塊進(jìn)行Displayport模組的VCOM調(diào)節(jié)和EDID燒錄。