[發明專利]半導體器件及其制備方法

在審

• 申請號: 201811068663.1
• 申請日: 2018-09-13
• 公開（公告）號: CN110896076A
• 公開（公告）日: 2020-03-20
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

1.一種半導體器件的制備方法，其特征在于，包括：

提供具有柵極的半導體襯底；

形成金屬接點于所述柵極一側的半導體襯底上；

形成第一多晶硅接點于所述金屬接點上；以及，

形成位元線于所述第一多晶硅接點上。

2.如權利要求1所述的半導體器件的制備方法，其特征在于，形成所述柵極的步驟包括：

提供半導體襯底，并刻蝕所述半導體襯底，以形成柵極溝槽；

形成柵介質層于所述柵極溝槽的側壁和底璧上；

填充柵極材料于所述柵極溝槽中，以形成所述柵極，所述柵極的頂表面低于所述柵極溝槽側壁上的半導體襯底的頂表面；以及，

填充柵極隔離層于所述柵極溝槽中，所述柵極隔離層填滿所述柵極溝槽，以將所述柵極掩埋在內。

3.如權利要求1所述的半導體器件的制備方法，其特征在于，所述柵極為金屬柵極，所述柵介質層為介電常數大于4的高K介質；在形成所述柵介質層之后且在填充所述柵極之前，形成金屬阻擋層于所述柵介質層表面上，且在所述柵極填充之后，所述金屬阻擋層包圍在所述柵極的底璧和側壁上并暴露出所述柵極上方的所述柵介質層表面，以使得所述柵極隔離層的側壁直接與所述柵介質層的側壁表面接觸。

4.如權利要求1所述的半導體器件的制備方法，其特征在于，形成所述金屬接點和第一多晶硅接點的步驟包括：

形成硬掩膜層于所述具有柵極的半導體襯底上，所述硬掩膜層具有暴露出所述柵極一側的半導體襯底的部分表面的開口；

以所述硬掩膜層為掩膜，刻蝕所述半導體襯底，以形成接觸溝槽；

填充所述金屬接點于所述接觸溝槽中，所述金屬接點的頂表面低于所述硬掩膜層的頂表面；

填充所述第一多晶硅接點于所述接觸溝槽中。

5.如權利要求4所述的半導體器件的制備方法，其特征在于，在所述接觸溝槽中填充金屬接點之前，先填充第二多晶硅接點于所述接觸溝槽中，所述金屬接點層疊在所述第二多晶硅接點上。

6.如權利要求1至5中任一項所述的半導體器件的制備方法，其特征在于，形成所述位元線的步驟包括：

形成犧牲層覆蓋于所述半導體襯底以及所述第一多晶硅接點上，所述犧牲層具有暴露出所述第一多晶硅接點部分頂表面的開口；

填充所述位元線于所述犧牲層的開口中；以及，

去除所述犧牲層，并以所述位元線為掩膜，依次刻蝕所述第一多晶硅接點和所述金屬接點至所述半導體襯底的頂部界面處，以使得所述第一多晶硅接點和所述金屬接點與所述位元線等寬。

7.如權利要求6所述的半導體器件的制備方法，其特征在于，還包括：

形成層間介質層于所述半導體襯底和所述柵極上，所述層間介質層將所述位元線掩埋在內；以及，

形成導電插栓于所述層間介質層中，所述導電插栓的底表面與所述柵極另一側的半導體襯底的表面接觸。

8.如權利要求7所述的半導體器件的制備方法，其特征在于，所述半導體襯底中形成有至少一個有源區，所述有源區中并排設置有兩個柵極溝槽，每個所述柵極溝槽中分別填充有所述柵極，兩個所述柵極溝槽之間的有源區中形成有第一源/漏區,兩個所述柵極溝槽相背的一側的有源區中分別形成有第二源/漏區，所述金屬接點形成于所述第一源/漏區上方并與所述第一源/漏區電接觸，所述導電插栓形成于所述第二源/漏區上方并與所述第二源/漏區電接觸。

9.一種半導體器件，其特征在于，包括：

具有柵極的半導體襯底；

金屬接點，位于所述柵極一側的半導體襯底上；

第一多晶硅接點，層疊于所述金屬接點上；以及，

位元線，層疊于所述第一多晶硅接點上。