[發明專利]一種多算法疊加判斷高密度半導體芯片管腳變形的方法

在審

• 申請號: 201811068306.5
• 申請日: 2018-09-13
• 公開（公告）號: CN109459436A
• 公開（公告）日: 2019-03-12
• 發明（設計）人: 康遠潺;姜勝林;趙俊;范旭陽;周元辰
• 申請（專利權）人: 深圳市卓精微智能機器人設備有限公司
• 主分類號: G01N21/88
• 分類號: G01N21/88;G06T7/00
• 代理公司: 深圳市徽正知識產權代理有限公司 44405
• 代理人: 李想

本發明公開了一種多算法疊加判斷高密度半導體芯片管腳變形的方法，包括PC端硬件和軟件,PC端硬件和軟件負責檢測芯片引腳好壞，其檢測步驟為：PC端硬件采用一塊視覺板卡，用來支持軟件；軟件方面使用了LABVIEW編寫了視覺圖像的檢測方案和算法，用來檢測判別結果；接收到檢測信號以后，軟件觸發拍照；經過多重算法和參數設計，檢測管腳數量；成功的識別OK和NG就能根據需求組合檢測選項進行半導體芯片的檢測；得出最終結果。本發明由PC端硬件和軟件負責檢測芯片引腳好壞，使用了LABVIEW編寫了視覺圖像的檢測方案和算法，用來檢測判別結果，NG結果圖可以顯示管腳數量不良、圖像匹配不良和端子偏差不良，能有效的控制不良芯片的流入市場或者生產。

技術領域

本發明涉及半導體芯片管腳外觀檢測技術領域，尤其涉及一種多算法疊加判斷高密度半導體芯片管腳變形的方法。

背景技術

在現代工業自動化中，芯片的應用變得越來越廣泛，芯片的種類和結構也越來越復雜和精密，但是在半導體芯片搬運過程，或者在使用時，由于精度等原因很容易導致芯片引腳變形或者外觀損壞，這些不良芯片流入設備使用會帶來更多的成本和時間來進行返工。

目前現有技術中，不能有效的控制不良芯片的流入市場或者生產，因此芯片引腳或者外觀不良導致的成本增加，同時增加了人工成本和時間。

發明內容

本發明的目的是為了解決現有技術中需要一種能夠檢測出不良芯片的技術來減少或者阻止不良芯片的流出的問題，而提出的一種多算法疊加判斷高密度半導體芯片管腳變形的方法。

為了實現上述目的，本發明采用了如下技術方案：

一種多算法疊加判斷高密度半導體芯片管腳變形的方法，包括PC端硬件和軟件，PC端硬件和軟件負責檢測芯片引腳好壞，其檢測步驟為：

1.1)接收到檢測信號以后，軟件觸發拍照；

1.2)軟件使用LABVIEW編寫了視覺圖像的檢測方案和算法；

1.3)經過多重算法和參數設計，檢測管腳數量；

1.4)成功的識別OK和NG就能根據需求組合檢測選項進行半導體芯片的檢測；

1.5)結合所有檢測結果，得出最終結果。

優選的，所述圖像經過軟件二值化處理后對芯片的引腳進行算法處理，根據檢測選項的不同要求得出結果，根據所有結果綜合起來判斷芯片是否符合要求。

優選的，所述步驟1.1)中，軟件拍照拍攝的內容為OK的結果圖和NG的結果圖。

優選的，所述NG的結果圖，顯示對應不良原因，不良原因包括：腳數量不良、端子間距不良、端子長度不良、端子之間的長度偏差不良和圖像匹配不良中的一種或多種。

優選的，所述PC端硬件端口通過TTL接口與自動化設備連接，實現自動化流程檢測。

優選的，所述TTL接口主要用與機械手或分選機進行通訊，實現批量生產過程中的好壞分類。

優選的，所述PC端硬件采用一塊視覺板卡，用來支持軟件，PC端硬件采用FY3740的硬件板卡，結合PC軟件一起對圖像進行處理。

與現有技術相比，本發明提供了一種多算法疊加判斷高密度半導體芯片管腳變形的方法，具備以下有益效果：

該一種多算法疊加判斷高密度半導體芯片管腳變形的方法，由PC端硬件和軟件負責檢測芯片引腳好壞，使用了LABVIEW編寫了視覺圖像的檢測方案和算法，用來檢測判別結果，NG結果圖可以顯示管腳數量不良、圖像匹配不良和端子偏差不良，現有基礎上增加本技術后，能有效的控制不良芯片的流入市場或者生產，避免因為芯片引腳或者外觀不良導致的成本增加，同時可以加入自動化流程減少人工成本和時間。