[發明專利]半導體結構及其形成方法

有效

• 申請號: 201811059227.8
• 申請日: 2018-09-11
• 公開（公告）號: CN110890279B
• 公開（公告）日: 2023-09-15
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/02
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

本發明提供一種半導體結構及其形成方法，半導體結構的形成方法包括：提供襯底；在所述襯底上形成多個分立的鰭部；形成覆蓋所述鰭部頂面和側壁的氧化層；對所述氧化層進行氮化處理，形成保形覆蓋所述鰭部的鰭部保護層；形成所述鰭部保護層之后，對所述鰭部摻雜離子，以調整閾值電壓；形成橫跨所述鰭部的柵極結構，所述柵極結構覆蓋所述鰭部的部分頂面和部分側壁。本發明實施例先對鰭部進行熱氧化處理再進行摻雜，與先摻雜再進行熱氧化的工藝相比，能夠避免熱氧化過程中摻雜離子擴散造成的摻雜損失，且所述鰭部保護層為氮化處理形成，即所述鰭部保護層為氮化層，所述氮化層能夠作為阻止摻雜離子擴散的阻障。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor?Field-Effect?Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch?off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold?leakage)現象，即所謂的短溝道效應(SCE：short-channel?effects)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

發明內容

本發明實施例提供一種半導體結構及其形成方法，優化半導體結構的電學性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供襯底；在所述襯底上形成多個分立的鰭部；形成覆蓋所述鰭部頂面和側壁的氧化層；對所述氧化層進行氮化處理，形成保形覆蓋所述鰭部的鰭部保護層；形成所述鰭部保護層之后，對所述鰭部摻雜離子，以調整閾值電壓；形成橫跨所述鰭部的柵極結構，所述柵極結構覆蓋所述鰭部的部分頂面和部分側壁。

可選的，形成覆蓋所述鰭部頂面和側壁的氧化層的步驟包括：采用原位蒸汽產生技術對所述鰭部進行氧化處理，形成覆蓋所述鰭部頂面和側壁的氧化層。

可選的，對所述氧化層進行氮化處理的步驟包括：采用去耦合等離子體氮化工藝對所述氧化層進行氮化處理，形成保形覆蓋所述鰭部的鰭部保護層。

可選的，所述半導體結構的形成方法還包括：在形成保形覆蓋所述鰭部的所述鰭部保護層后，對所述鰭部摻雜離子前，形成保形覆蓋所述鰭部保護層的保護防損層；所述半導體結構的形成方法還包括，在形成橫跨所述鰭部的柵極結構前，去除所述鰭部頂部和部分側壁上的所述保護防損層。

可選的，所述半導體結構的形成方法還包括：對所述鰭部摻雜離子后，形成橫跨所述鰭部的柵極結構前，在所述鰭部露出的襯底上形成隔離結構，所述隔離結構覆蓋所述鰭部的部分側壁；去除所述鰭部頂部和部分側壁上的所述保護防損層的步驟包括：去除露出所述隔離結構的所述保護防損層，形成剩余保護防損層。

可選的，形成保形覆蓋所述鰭部保護層的保護防損層的步驟包括：形成保形覆蓋所述鰭部保護層的第一保護層；在所述第一保護層上形成第二保護層，用于對所述鰭部摻雜離子時保護所述鰭部保護層；去除所述鰭部頂部和部分側壁上的所述保護防損層的步驟包括：先去除所述第二保護層，再去除第一保護層，在去除所述第二保護層的過程中，所述第二保護層的被刻蝕速率大于所述第一保護層的被刻蝕速率。

可選的，形成保形覆蓋所述鰭部保護層的第一保護層的步驟包括：所述第一保護層的厚度為1納米至2納米。