[發明專利]基于二維半導體異質結的與/或邏輯門電路及其實現和制備方法

有效

• 申請號: 201811056234.2
• 申請日: 2018-09-11
• 公開（公告）號: CN109300911B
• 公開（公告）日: 2020-11-27
• 發明（設計）人: 黃如;賈潤東;黃芊芊;陳亮
• 申請（專利權）人: 北京大學
• 主分類號: H01L27/12
• 分類號: H01L27/12;H03K19/20;H01L21/77
• 代理公司: 北京萬象新悅知識產權代理有限公司 11360
• 代理人: 李稚婷

1.一種與/或邏輯門電路，其特征在于，所述與/或邏輯門電路包括一個二維半導體異質結器件，一個PMOS管M1，一個NMOS管M2，兩個固定電阻R1和R2，其中，所述二維半導體異質結器件包括絕緣襯底，以及絕緣襯底上的第一二維半導體材料；在所述第一二維半導體材料上方，兩端分別有第二二維半導體材料和第三二維半導體材料與之形成縱向堆疊，并形成兩個單向導電性方向相同的異質PN結，且所述第二二維半導體材料和第三二維半導體材料之間互不相連；兩個異質PN結共用的電極位于第一二維半導體材料上方，非共用電極分別位于第二二維半導體材料和第三二維半導體材料上方；PMOS管M1和NMOS管M2與二維半導體異質結器件共用一個柵電極；PMOS管M1的漏端接二維半導體異質結器件的共用電極，源端接固定電阻R1，固定電阻R1的另一端連接電源電壓V_DD；NMOS管M2的漏端接二維半導體異質結器件的共用電極，源端接固定電阻R2，固定電阻R2的另一端接地V_SS。

2.如權利要求1所述的與/或邏輯門電路，其特征在于，所述第一二維半導體材料、第二二維半導體材料、第三二維半導體材料分別選自下列材料中的一種：WSe₂、SnS₂、MoS₂、MoSe₂、WS₂、SnSe₂和WTe₂，且第一二維半導體材料和第二二維半導體材料形成的PN結與第一二維半導體材料和第三二維半導體材料形成的PN結的單向導電性方向相同。

3.如權利要求2所述的與/或邏輯門電路，其特征在于，所述第一二維半導體材料為WSe₂，所述第二二維半導體材料為SnS₂，所述第三二維半導體材料為MoS₂。

4.如權利要求1所述的與/或邏輯門電路，其特征在于，所述第一二維半導體材料、第二二維半導體材料、第三二維半導體材料的厚度均為1nm~10nm。

5.如權利要求1所述的與/或邏輯門電路，其特征在于，所述二維半導體異質結器件的柵電極位于絕緣襯底的背面，或者采用頂柵結構，即在所述PN結上方生長一層絕緣柵介質，柵電極位于絕緣介質上方。

6.如權利要求1所述的與/或邏輯門電路，其特征在于，兩個異質PN結共用的電極和非共用電極為金屬電極，并與所連接的二維半導體材料形成歐姆接觸。

7.權利要求1~6任一所述的與/或邏輯門電路的實現方法，以位于第二二維半導體材料和第三二維半導體材料上方的兩個非共用電極為門的輸入端，兩個異質PN結共用的電極為門的輸出端；使所述二維半導體異質結器件的柵壓V_G為負值，實現與邏輯功能；使所述二維半導體異質結器件的柵壓V_G為正值，實現或邏輯功能。