[發明專利]半導體結構的形成方法

有效

• 申請號: 201811050932.1
• 申請日: 2018-09-10
• 公開（公告）號: CN109148452B
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 呂相林
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/27
• 分類號: H10B43/27;H10B43/35
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 董琳

本發明涉及一種半導體結構的形成方法，包括：提供一襯底，所述襯底表面具有堆疊結構；形成貫穿所述堆疊結構的溝道孔；在所述溝道孔的內壁表面形成一材料層；對所述堆疊結構和材料層進行退火處理；對所述材料層進行濕法刻蝕，至少部分去除所述溝道孔底部的材料層。所述半導體結構的形成方法能夠避免在溝道孔內形成雜質殘留。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構的形成方法。

背景技術

近年來，閃存(Flash?Memory)存儲器的發展尤為迅速。閃存存儲器的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。為了進一步提高閃存存儲器的位密度(Bit?Density)，同時減少位成本(Bit?Cost)，三維的閃存存儲器(3D?NAND)技術得到了迅速發展。

在形成3D?NAND存儲器的過程中，需要在襯底表面形成犧牲層與絕緣層堆疊而成的堆疊結構，然后刻蝕所述堆疊結構形成溝道孔，在所述溝道孔內形成溝道孔結構，作為存儲串。形成溝道孔結構的過程中，需要對溝道孔底部的襯底進行等離子體刻蝕，形成凹陷的開口，再在所述開口內形成外延層。在對所述襯底進行刻蝕過程中，容易對溝道孔的側壁造成損傷，使得溝道孔的特征尺寸受到影響，并且容易在溝道孔底部造成雜質沉積，影響后續形成的外延層質量，從而影響形成的存儲器的性能。

發明內容

本發明所要解決的技術問題是，提供一種半導體結構的形成方法，提高存儲器的性能。

本發明提供一種半導體結構的形成方法，包括：提供一襯底，所述襯底表面具有堆疊結構；形成貫穿所述堆疊結構的溝道孔；在所述溝道孔的內壁表面形成一材料層；對所述堆疊結構和材料層進行退火處理；對所述材料層進行濕法刻蝕，至少部分去除所述溝道孔底部的材料層。

可選的，包括：所述材料層的厚度沿溝道孔底部至溝道孔頂部方向逐漸增大。

可選的，所述材料層的最大厚度為最小厚度的1.5～2倍。

可選的，所述材料層的厚度均勻。

可選的，所述材料層的厚度為8nm～15nm。

可選的，所述退火處理在惰性氣氛下進行，退火溫度為850攝氏度以上，時間為10小時以上。

可選的，所述材料層的材料包括氧化硅、氮氧化硅、氮化硅以及多晶硅中的至少一種。

可選的，所述材料層能夠吸附H原子、H離子、N原子、N離子、O原子以及O離子中的至少一種。

可選的，還包括：至少去除部分所述溝道孔底部的材料層之后，刻蝕所述溝道孔底部的襯底；去除所述溝道孔側壁表面剩余的材料層；在所述溝道孔底部形成半導體外延層。

可選的，還包括：形成覆蓋所述溝道孔側壁表面的功能側墻、覆蓋所述功能側墻以及半導體外延層的溝道層、以及位于所述溝道層表面填充滿所述溝道孔的溝道介質層。

本發明的半導體結構的形成過程中，在形成溝道孔之后，首先在溝道孔的內壁表面形成一材料層之后，再進行退火處理消除堆疊結構的內應力，在退火處理過程中產生的活性離子或原子能被材料層吸附，避免在溝道孔內形成雜質，從而提高后續在溝道孔底部形成的半導體外延層的沉積質量，提高最終形成的半導體結構的性能。

附圖說明

圖1至圖6為本發明一具體實施方式的半導體結構的形成過程的結構示意圖。

具體實施方式

下面結合附圖對本發明提供的半導體結構的形成方法的具體實施方式做詳細說明。

請參考圖1至圖6為本發明一具體實施方式的半導體結構的形成過程的結構示意圖。