[發(fā)明專利]基于ZYNQ的cameralink轉(zhuǎn)帕爾制的方法

有效

• 申請?zhí)枺?/td>: 201811050894.X
• 申請日: 2018-09-10
• 公開（公告）號: CN109299030B
• 公開（公告）日: 2019-06-11
• 發(fā)明（設(shè)計(jì)）人: 劉暢;王如親;張禹;尹春梅;張?jiān)龊?/a>
• 申請（專利權(quán)）人: 南京萊斯電子設(shè)備有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 江蘇圣典律師事務(wù)所 32237
• 代理人: 胡建華

1.基于ZYNQ的cameralink轉(zhuǎn)帕爾制的方法，其特征在于，包括如下模塊：cameralink轉(zhuǎn)AXI4-Stream模塊、系統(tǒng)復(fù)位模塊、PLL模塊、內(nèi)存寫數(shù)據(jù)控制模塊、PAL內(nèi)存讀數(shù)據(jù)控制模塊、cameralink內(nèi)存讀數(shù)據(jù)控制模塊、PAL輸出數(shù)據(jù)緩存模塊、cameralink輸出數(shù)據(jù)緩存模塊、PAL輸出時(shí)序生成模塊、cameralink輸出時(shí)序生成模塊，具體實(shí)現(xiàn)步驟如下：

步驟1，前端圖像采集設(shè)備輸出的cameralink數(shù)據(jù)流以固定頻率f1寫入cameralink轉(zhuǎn)AXI4-Stream模塊，系統(tǒng)復(fù)位模塊為除cameralink轉(zhuǎn)AXI4-Stream模塊以外的其余模塊提供復(fù)位信號；

步驟2，cameralink轉(zhuǎn)AXI4-Stream模塊將固定頻率f1的數(shù)據(jù)流轉(zhuǎn)換成100MHZ的AXI4-Stream數(shù)據(jù)流讀出，并寫入內(nèi)存寫數(shù)據(jù)控制模塊的內(nèi)存中；

步驟3，內(nèi)存中的數(shù)據(jù)讀出時(shí)分兩路數(shù)據(jù)流，一路用于PAL制顯示，一路用于cameralink顯示，其中，PAL內(nèi)存讀數(shù)據(jù)控制模塊以100MHZ的速度從內(nèi)存中讀出數(shù)據(jù)，并傳輸給PAL輸出數(shù)據(jù)緩存模塊；cameralink內(nèi)存讀數(shù)據(jù)控制模塊以100MHZ的速度從內(nèi)存中讀出數(shù)據(jù)，并輸出數(shù)據(jù)給cameralink數(shù)據(jù)緩存模塊；

步驟4，PAL輸出數(shù)據(jù)緩存模塊用固定頻率f2將數(shù)據(jù)寫入PAL輸出時(shí)序生成模塊；cameralink輸出數(shù)據(jù)緩存模塊用固定頻率f1將數(shù)據(jù)寫入cameralink輸出時(shí)序生成模塊，其中固定頻率f2的時(shí)鐘由PLL模塊提供；

步驟5，PAL輸出時(shí)序控制模塊根據(jù)PAL制顯示的時(shí)序要求，產(chǎn)生行場信號與消隱信號；根據(jù)產(chǎn)生的行場信號與消隱信號調(diào)整前端數(shù)據(jù)流的時(shí)序，形成標(biāo)準(zhǔn)的PAL制數(shù)據(jù)流。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述cameralink轉(zhuǎn)AXI4-Stream模塊調(diào)用vivado自帶IP核將cameralink數(shù)據(jù)流轉(zhuǎn)換成AXI4-Stream數(shù)據(jù)流，其中FIFO深度設(shè)置為1024，輸入數(shù)據(jù)8位，輸出數(shù)據(jù)8位。

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述內(nèi)存寫數(shù)據(jù)控制模塊調(diào)用vivado中的VDMA核將數(shù)據(jù)寫入內(nèi)存中，其中數(shù)據(jù)緩存設(shè)置為緩存n幀。

4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述內(nèi)存寫數(shù)據(jù)控制模塊中VDMA核的控制步驟包括：PS處理系統(tǒng)部分通過寄存器配置的方式，告知VDMA核每一幀數(shù)據(jù)的存放的首地址以及數(shù)據(jù)存放方式。

5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述內(nèi)存寫數(shù)據(jù)控制模塊中VDMA核的寄存器配置方法包括：通過寄存器S2MM_START_ADDRESS配置每一幀數(shù)據(jù)存放的首地址，緩存n幀需要配置n個(gè)首地址；通過寄存器S2MM_FRMDLY_STRIDE配置使數(shù)據(jù)逐行寫入內(nèi)存寫數(shù)據(jù)控制模塊的內(nèi)存中。

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述PAL內(nèi)存讀數(shù)據(jù)控制模塊調(diào)用vivado中的VDMA核實(shí)現(xiàn)讀取內(nèi)存中的數(shù)據(jù)，其中數(shù)據(jù)緩存設(shè)置為2n。

7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述PAL內(nèi)存讀數(shù)據(jù)控制模塊中的讀VDMA核控制方法包括：PS部分通過寄存器配置的方式，告知VDMA每一幀數(shù)據(jù)讀取的首地址以及數(shù)據(jù)讀取方式。

8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述PAL內(nèi)存讀數(shù)據(jù)控制模塊中VDMA核的PS部分寄存器控制方法包括：通過寄存器MM2S_START_ADDRESS配置每一幀數(shù)據(jù)讀取的首地址，緩存2n幀需要配置2n個(gè)首地址；通過寄存器MM2S_FRMDLY_STRIDE配置是DDR3中的數(shù)據(jù)逐行讀出。

9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述cameralink內(nèi)存讀數(shù)據(jù)控制模塊調(diào)用vivado中的VDMA核實(shí)現(xiàn)以100MHZ的速度從內(nèi)存中讀出數(shù)據(jù)，并輸出數(shù)據(jù)給cameralink數(shù)據(jù)緩存模塊，其中數(shù)據(jù)緩存設(shè)置為n幀。

10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述cameralink內(nèi)存讀數(shù)據(jù)控制模塊中的讀核控制方法包括：PS部分通過寄存器配置的方式，告知VDMA每一幀數(shù)據(jù)讀取的首地址以及數(shù)據(jù)讀取方式；

VDMA核的PS部分寄存器控制方法包括：通過寄存器MM2S_START_ADDRESS配置每一幀數(shù)據(jù)讀取的首地址，緩存n幀需要配置n個(gè)首地址；通過寄存器MM2S_FRMDLY_STRIDE配置是DDR3中的數(shù)據(jù)逐行讀出；

所述PAL輸出數(shù)據(jù)緩存模塊包括第一FIFO模塊以及第一FIFO時(shí)序控制模塊，所述第一FIFO模塊調(diào)用vivado自帶的IP核，所述第一FIFO時(shí)序控制模塊產(chǎn)生控制FIFO的清零信號、讀寫使能信號、讀寫時(shí)鐘，當(dāng)FIFO寫使能信號為高電平，PAL輸出數(shù)據(jù)緩存模塊以100MHZ的時(shí)鐘將前端數(shù)據(jù)寫入FIFO；當(dāng)FIFO讀使能信號為高電平時(shí)，PAL輸出數(shù)據(jù)緩存模塊以13.5MHZ的時(shí)鐘將數(shù)據(jù)從FIFO中讀出；FIFO清零信號由系統(tǒng)復(fù)位模塊提供，當(dāng)清零信號有效時(shí)，清空FIFO；

所述cameralink輸出數(shù)據(jù)緩存模塊包括第二FIFO模塊以及第二FIFO時(shí)序控制模塊，所述第二FIFO模塊調(diào)用vivado自帶的IP核，所述第二FIFO時(shí)序控制模塊產(chǎn)生控制FIFO的清零信號、讀寫使能信號、讀寫時(shí)鐘；當(dāng)FIFO寫使能信號為高電平，cameralink輸出數(shù)據(jù)緩存模塊以100MHZ的時(shí)鐘將前端數(shù)據(jù)寫入FIFO；當(dāng)FIFO讀使能信號為高電平時(shí)，cameralink輸出數(shù)據(jù)緩存模塊以30MHZ的時(shí)鐘將數(shù)據(jù)從FIFO中讀出；FIFO清零信號由系統(tǒng)復(fù)位模塊提供，當(dāng)清零信號有效時(shí)，清空FIFO；

所述系統(tǒng)復(fù)位模塊調(diào)用vivado自帶的IP核，給PLL模塊、cameralink轉(zhuǎn)AXI4_Stream模塊、內(nèi)存寫數(shù)據(jù)控制模塊、PAL內(nèi)存讀數(shù)據(jù)控制模塊、cameralink內(nèi)存讀數(shù)據(jù)控制模塊、PAL輸出數(shù)據(jù)緩存模塊、cameralink輸出數(shù)據(jù)緩存模塊提供復(fù)位信號；

所述PLL模塊實(shí)現(xiàn)方式是調(diào)用vivado自帶的IP核，PLL模塊以PS部分提供的100MHZ系統(tǒng)時(shí)鐘作為基準(zhǔn)時(shí)鐘，產(chǎn)生13.5MHZ、30MHZ的時(shí)鐘，分別給PAL輸出時(shí)序生成模塊與cameralink輸出時(shí)序生成模塊使用。