[發明專利]一種信號采集處理器及其多數據量讀取方法

在審

• 申請號: 201811050340.X
• 申請日: 2018-09-10
• 公開（公告）號: CN109375532A
• 公開（公告）日: 2019-02-22
• 發明（設計）人: 賴龍偉;冷用斌;閻映炳
• 申請（專利權）人: 中國科學院上海應用物理研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 鄧琪

1.一種信號采集處理器，其包括一FPGA(1)和一CPU(2)，FPGA(1)包括數據處理器(11)，數據處理器(11)的輸入端通過ADC與多個模擬信號輸入通道相連，其輸出端與CPU(2)相連；其特征在于，所述FPGA(1)還包括觸發計數器(12)和寄存器(13)，

其中，數據處理器(11)和觸發計數器(12)的輸入端與同一觸發信號相連，觸發計數器(12)的輸出端與CPU(2)相連；寄存器(13)的輸入端與數據處理器(11)的輸出端相連，其輸出端與CPU(2)相連。

2.根據權利要求1所述的信號采集處理器，其特征在于，所述模擬信號輸入通道的數量為4個。

3.一種信號采集處理器的多數據量讀取方法，其特征在于，其包括：

步驟S1：提供一根據權利要求1或2所述的信號采集處理器；

步驟S2：利用所述信號采集處理器的ADC進行數字化采樣，獲得ADC數據，再將ADC數據傳遞給FPGA；

步驟S3：在觸發信號觸發同步時，所述信號采集處理器的數據處理器(11)對ADC數據進行處理，輸出一組處理結果數據，用這些數據更新數據處理器(11)的內部數據并保持，并同步輸出Ready信號，同時所述信號采集處理器的觸發計數器(12)對觸發信號的觸發進行累加計數，并輸出觸發計數值；

步驟S4：所述信號采集處理器的寄存器(13)收到Ready信號后，將該寄存器(13)中寄存的New_data值置1、輸出給CPU并保持于寄存器(13)中；

步驟S5：CPU(2)保持循環讀取New_data值，在讀取到New_data值等于1后將寄存器13中的New_data值清零，并開始按順序讀取數據處理器(11)中的處理結果數據和觸發計數器(12)中的觸發計數值；

步驟S6：在觸發信號再次觸發時，重復步驟S3-S5。

4.根據權利要求3所述的一種信號采集處理器的多數據量讀取方法，其特征在于，所述觸發信號可以為內部觸發或外部觸發。

5.根據權利要求3所述的一種信號采集處理器的多數據量讀取方法，其特征在于，所述一組處理結果數據包括多個模擬信號輸入通道的信號幅度、多通道進行和差運算時的位置數據和多通道信號幅度之和。

6.根據權利要求3所述的一種信號采集處理器的多數據量讀取方法，其特征在于，所述步驟S3中觸發計數器(12)是通過在觸發信號的每個上升沿將觸發計數值加一來對觸發信號的觸發進行累加計數的。

7.根據權利要求3所述的一種信號采集處理器的多數據量讀取方法，其特征在于，所述一組處理結果數據的數量為N個，所述步驟S5中讀取的順序為：從處理結果數據的第1個到第N個，再到觸發計數值。