[發(fā)明專利]半導體裝置及其形成方法

有效

• 申請?zhí)枺?/td>: 201811049497.0
• 申請日: 2018-09-10
• 公開（公告）號: CN110707038B
• 公開（公告）日: 2022-03-22
• 發(fā)明（設(shè)計）人: 張峰溢;李甫哲;張翊菁;黃楷珞;林盈志;林剛毅
• 申請（專利權(quán)）人: 聯(lián)華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/033
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 陳小雯

本發(fā)明公開一種半導體裝置及其形成方法，半導體裝置包含基底、柵極結(jié)構(gòu)、第一介電層、第二介電層、第一插塞與兩金屬導線。基底設(shè)置有淺溝槽隔離以在基底上定義出主動區(qū)，而柵極結(jié)構(gòu)設(shè)置在基底上，覆蓋主動區(qū)與淺溝槽隔離之間的交界。第一介電層設(shè)置在基底上，覆蓋柵極結(jié)構(gòu)，第一插塞則設(shè)置在第一介電層內(nèi)，直接接觸柵極結(jié)構(gòu)的導電層與主動區(qū)。第二介電層，設(shè)置在第一介電層上，其中，第一插塞與柵極結(jié)構(gòu)被第一介電層與第二介電層完全覆蓋。兩金屬導線則設(shè)置在該第二介電層內(nèi)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導體裝置及其制作工藝，特別是一種利用多重圖案化(multiple patterning)制作工藝所形成半導體裝置及其制作工藝。

背景技術(shù)

在半導體制作工藝中，一些微結(jié)構(gòu)的制造，需要在半導體基材/膜層、介電材料層或金屬材料層等適當?shù)幕幕虿牧蠈又校霉饪碳拔g刻等制作工藝，形成具有精確尺寸的微小圖案。為達到此目的，在傳統(tǒng)的半導體技術(shù)中，是在目標材料層之上形成掩模層(mask layer)，以便先在該掩模層中形成/定義這些微小圖案，隨后將該些圖案轉(zhuǎn)移至目標膜層。一般而言，掩模層例如是通過光刻制作工藝形成的圖案化光致抗蝕劑層，和/或利用該圖案化光致抗蝕劑層形成的圖案化掩模層。

隨著集成電路的復雜化，這些微小圖案的尺寸不斷地減小，所以用來產(chǎn)生特征圖案的設(shè)備就必須滿足制作工藝分辨率及疊對準確度(overlay accuracy)的嚴格要求，單一圖案化(single patterning)方法已無法滿足制造微小線寬圖案的分辨率需求或制作工藝需求。是以，如何改良該些微結(jié)構(gòu)的現(xiàn)有制作工藝即為本領(lǐng)域現(xiàn)今的重要課題之一。

發(fā)明內(nèi)容

本發(fā)明的一目的在于提供一種半導體裝置及其制作工藝，其是利用多重圖案化制作工藝，例如一自對準雙重圖案化制作工藝(self-aligned double patterning,SADP)，以配合實際元件的配置需求而在不同區(qū)域內(nèi)形成間距、尺寸、形狀與排列各異的微結(jié)構(gòu)。由此，可在簡化制作工藝與節(jié)省掩模數(shù)的前提下，形成布局相對密集且尺寸相對微小的半導體結(jié)構(gòu)，并配合該半導體裝置的特定元件，使該些微小的半導體結(jié)構(gòu)能提供特殊的布局。

為達上述目的，本發(fā)明的一實施例提供一種半導體裝置，其包含一基底、一柵極結(jié)構(gòu)、一第一介電層、一第二介電層、一第一插塞與兩金屬導線。該基底設(shè)置有一淺溝槽隔離以在該基底上定義一主動(有源)區(qū)，而該柵極結(jié)構(gòu)則設(shè)置在該基底上，覆蓋該主動區(qū)與該淺溝槽隔離之間的交界。該第一介電層設(shè)置在該基底上，覆蓋該柵極結(jié)構(gòu)，而該第一插塞則設(shè)置在該第一介電層內(nèi)，以直接接觸該柵極結(jié)構(gòu)的一導電層與該主動區(qū)。該第二介電層設(shè)置在該第一介電層上，其中，該第一插塞與該柵極結(jié)構(gòu)被該第一介電層與該第二介電層完全覆蓋。兩金屬導線則設(shè)置在該第二介電層內(nèi)

為達上述目的，本發(fā)明的一實施例提供一種半導體裝置的形成方法，其包含以下步驟。首先，提供一基底，該基底形成有一淺溝槽隔離與一主動區(qū)。接著，在該基底上形成一目標層，并且于該目標層上形成一掩模層，該掩模層包含一封閉矩圈狀的溝槽。然后，在該掩模層上形成一第一光致抗蝕劑層，該第一光致抗蝕劑層包含多個相互平行且朝向一第一方向延伸的多個第一圖案，該些第一圖案部分重疊于該封閉矩圈狀的溝槽。之后，通過該第一光致抗蝕劑層與該掩模層圖案化該目標層，形成多個第一目標圖案與多個第二目標圖案，該些第二目標圖案彼此對稱且具有大于該些第一目標圖案的一間距。

整體來說，本發(fā)明主要是提供一種利用多重圖案化制作工藝來形成不同區(qū)域內(nèi)半導體裝置的微結(jié)構(gòu)的方法。該方法例如是利用兩次自對準雙重圖案化制作工藝在一區(qū)域內(nèi)形成尺寸規(guī)則且微小、布局密集且呈陣列排列的一目標圖案，對位于下方的導電結(jié)構(gòu)。并且，在該兩次自對準雙重圖案化制作工藝的過程中，同時在另一區(qū)域內(nèi)形成形狀、尺寸與間距都不同的其他目標圖案，并且刻意使得其他目標圖案可不對位于下方的導電結(jié)構(gòu)。據(jù)此，本實施例的制作工藝不僅能通過相同的制作工藝在不同區(qū)域內(nèi)形成間距、尺寸、形狀與排列各異的目標圖案，還可進一步使位于同一區(qū)域內(nèi)的目標圖案也具有間距、尺寸與形狀的差異，以便更能配合實際元件的配置需求，故有利于在制作工藝簡化的前提下，形成具有特殊元件布局的半導體裝置。