[發明專利]半導體器件的制備方法和半導體器件

在審

• 申請號: 201811046271.5
• 申請日: 2018-09-07
• 公開（公告）號: CN110890369A
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8239
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 張臻賢;王珺

本發明實施例公開了一種半導體器件的制備方法和半導體器件。制備方法包括：提供具有多個有源區的襯底，有源區包括源漏極區和位線接觸區，有源區設置字線段和掩埋字線段的字線絕緣結構，位線接觸區相對凹陷于源漏極區；在源漏極區上形成保護層，且保護層覆蓋字線絕緣結構并具有在位線接觸區上形成的接觸通道，接觸通道連通到位線接觸區；在位線接觸區上形成阻擋層，阻擋層覆蓋接觸通道的側壁和底部；在保護層上及接觸通道內形成覆蓋阻擋層的位線材料層；圖案化位線材料層，以在接觸通道之上形成高于保護層的位線層，位線層還具有一體形成在接觸通道內的位線接觸部，阻擋層位于位線接觸部和位線接觸區之間。上述制備方法制備的半導體器件。

技術領域

本發明涉及半導體動態隨機存儲器(Dynamic Random Access Memory，DRAM)制造技術領域，特別涉及一種半導體器件的制備方法和使用該制備方法制備出的半導體器件。

背景技術

動態隨機存取存儲器中包括多個存儲單元，每個存儲單元包含一個MOS晶體管和一個存儲電容，MOS晶體管是金屬氧化物半導體場效應晶體管(Metal-Oxide-Semi-conductor Field Effect Transistor)的簡稱。MOS晶體管依靠與漏極連接的位線(BitLines)對存儲電容進行充放電，所以位線的阻值大小影響著存儲電容充放電的速度。目前的位線由多晶硅層和金屬層形成。包括多晶硅層和金屬層的位線，阻值較大，導致流過位線的電流較小，進而導致對存儲電容的充放電速度較慢。

因此，如何降低位線的電阻，是本領域技術人員急需要解決的技術問題。

在背景技術中公開的上述信息僅用于加強對本發明的背景的理解，因此其可能包含沒有形成為本領域普通技術人員所知曉的現有技術的信息。

發明內容

有鑒于此，本發明實施例提供了一種半導體器件的制備方法和使用該制備方法制備的半導體器件，以至少解決背景技術中存在的技術問題。

本發明實施例的技術方案是這樣實現的，根據本發明的實施例，提供了一種半導體器件的制備方法，包括如下步驟：

提供具有多個有源區的襯底，所述有源區包括源漏極區和在所述源漏極區之間的位線接觸區，所述有源區在所述源漏極區和所述位線接觸區之間設置字線段和掩埋所述字線段的字線絕緣結構，所述位線接觸區相對凹陷于所述源漏極區；

在所述源漏極區上形成保護層，且所述保護層覆蓋所述字線絕緣結構并具有在所述位線接觸區上形成的接觸通道，所述接觸通道連通到所述位線接觸區；

在所述位線接觸區上形成阻擋層，所述阻擋層至少覆蓋所述接觸通道的側壁和底部，所述阻擋層再定義所述接觸通道的寬度；

在所述保護層上及所述接觸通道內形成位線材料層，所述位線材料層還覆蓋所述阻擋層；

圖案化所述位線材料層，以在所述接觸通道之上形成高于所述保護層的位線層，所述位線層還具有一體形成在所述接觸通道內的位線接觸部，所述阻擋層位于所述位線接觸部和所述位線接觸區之間。

本發明實施例還提供一種半導體器件，包括：

具有多個有源區的襯底，所述有源區包括源漏極區和在所述源漏極區之間的位線接觸區，所述有源區在所述源漏極區和所述位線接觸區之間設置字線段和掩埋所述字線段的字線絕緣結構，所述位線接觸區相對凹陷于所述源漏極區；

保護層，形成于所述源漏極區上，所述保護層覆蓋所述字線絕緣結構并具有在所述位線接觸區上形成的接觸通道，所述接觸通道連通到所述位線接觸區；

阻擋層，覆蓋所述接觸通道的側壁和底部；

位線層，形成在在所述接觸通道之上且高于所述保護層，且所述位線層覆蓋所述阻擋層，所述位線層還具有一體形成在所述接觸通道內的位線接觸部。