[發明專利]快閃記憶體控制器及相關的訪問方法及電子裝置

有效

• 申請號: 201811043980.8
• 申請日: 2018-09-07
• 公開（公告）號: CN110888588B
• 公開（公告）日: 2023-09-01
• 發明（設計）人: 陳彥仲;潘俊忠;許維仁;魏翊庭
• 申請（專利權）人: 合肥沛睿微電子股份有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明揭露一種快閃記憶體控制器，其包含有一人工智慧模組以及一微處理器。在該快閃記憶體控制器的操作中，該人工智慧模組用以自一主裝置接收一讀取命令，并根據該讀取命令以產生一輔助命令；以及該微處理器用以根據該讀取命令所包含的一邏輯位址來參考一第一邏輯位址至實體位址映射表，以自一快閃記憶體模組中讀取一資料；以及該微處理器另根據該輔助命令以自該快閃記憶體模組中讀取一第二邏輯位址至實體位址映射表，其中該第二邏輯位址至實體位址映射表并未包含該讀取命令所包含的該邏輯位址。

技術領域

本發明是有關于快閃記憶體控制器。

背景技術

在目前的快閃記憶體控制器中，當接收到來自主裝置的一讀取命令時，會需要根據內部的一邏輯位址至實體位址映射表(以下稱L2P映射表)以將該讀取命令中的一邏輯位址轉換為一實體位址，才能根據該實體位址以自一快閃記憶體模組中讀取所需要的資料，并回傳給主裝置。然而，由于快閃記憶體模組的容量的越來越大，故實作上會需要多個L2P映射表，且由于快閃記憶體控制器內部的緩沖記憶體的容量可能不足以暫存所有的L2P映射表，因此暫時不需要使用的L2P映射表會被儲存至快閃記憶體模組中以避免占用緩沖記憶體的空間。

然而，由于大部分的L2P映射表都儲存在快閃記憶體模組中，并等待需要使用的時候才會自快閃記憶體模組中讀取并暫存在快閃記憶體控制器內部的緩沖記憶體，上述將所需的L2P映射表自快閃記憶體模組中讀取的過程會拖慢讀取速度，進而影響了整體系統的效能。

發明內容

本發明的目的之一在于提供一種快閃記憶體控制器，其可以根據目前的讀取命令來預測接下來會需要使用到哪個L2P映射表，并預先自快閃記憶體模組中讀取該L2P映射表后暫存在快閃記憶體控制器內部的緩沖記憶體中，以在后續接收到相關的讀取命令時能夠快速地進行處理，以改善整體系統的效能。

在本發明的一個實施例中，揭露一種快閃記憶體控制器，其包含有一人工智慧模組以及一微處理器。在該快閃記憶體控制器的操作中，該人工智慧模組用以自一主裝置接收一讀取命令，并根據該讀取命令以產生一輔助命令；以及該微處理器用以根據該讀取命令所包含的一邏輯位址來參考一第一邏輯位址至實體位址映射表，以自一快閃記憶體模組中讀取一資料；以及該微處理器另根據該輔助命令以自該快閃記憶體模組中讀取一第二邏輯位址至實體位址映射表，其中該第二邏輯位址至實體位址映射表并未包含該讀取命令所包含的該邏輯位址。

在本發明的另一個實施例中，揭露了一種存取一快閃記憶體模組的方法，其包含有以下步驟：自一主裝置接收一讀取命令；根據該讀取命令以產生一輔助命令；根據該讀取命令所包含的一邏輯位址以及參考一第一邏輯位址至實體位址映射表，以自一快閃記憶體模組中讀取一資料；以及根據該輔助命令以自該快閃記憶體模組中讀取一第二邏輯位址至實體位址映射表，其中該第二邏輯位址至實體位址映射表并未包含該讀取命令所包含的該邏輯位址。

在本發明的另一個實施例中，揭露了一種電子裝置，其包含有一快閃記憶體模組以及一快閃記憶體控制器，且該快閃記憶體控制器包含有一人工智慧模組以及一微處理器。在該快閃記憶體控制器的操作中，該人工智慧模組用以自一主裝置接收一讀取命令，并根據該讀取命令以產生一輔助命令；以及該微處理器用以根據該讀取命令所包含的一邏輯位址來參考一第一邏輯位址至實體位址映射表，以自一快閃記憶體模組中讀取一資料；以及該微處理器另根據該輔助命令以自該快閃記憶體模組中讀取一第二邏輯位址至實體位址映射表，其中該第二邏輯位址至實體位址映射表并未包含該讀取命令所包含的該邏輯位址。

附圖說明

圖1為根據本發明一實施例的電子裝置的示意圖。

圖2繪示了根據本發明一實施例的儲存在快閃記憶體模組內的多個L2P映射表的示意圖。

圖3為多個讀取命令以及L2P映射表的讀取順序的示意圖。

圖4為根據本發明一實施例的存取快閃記憶體模組的方法的流程圖。

符號說明：