[發明專利]一種基于ASIC-TDC的時鐘模塊高精度鑒相系統及方法

在審

• 申請號: 201811042050.0
• 申請日: 2018-09-07
• 公開（公告）號: CN109120260A
• 公開（公告）日: 2019-01-01
• 發明（設計）人: 洪治
• 申請（專利權）人: 深圳市太銘科技有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085
• 代理公司: 北京華仲龍騰專利代理事務所(普通合伙) 11548
• 代理人: 黃玉玨

本發明涉及通信設備技術領域，公開了一種基于ASIC?TDC的時鐘模塊高精度鑒相系統及方法，包括本地時鐘模塊、信號處理器、ASIC?TDC芯片以及參考時鐘模塊；信號處理器包括PLL倍頻模塊、系統時鐘模塊、PID計算模塊以及1PPSForTdc信號輸出模塊，系統時鐘生成本地1PPS信號；信號處理器接收參考時鐘模塊的參考信號與本地1PPS信號比較，得到粗鑒相值，信號處理器輸出第二本地1PPS信號到ASIC?TDC芯片的Start管腳，參考1PPS信號輸入ASIC?TDC芯片的Stop管腳，ASIC?TDC芯片根據第二本地1PPS信號及參考1PPS信號進行細鑒相。本發明解決了ASIC?TDC測試范圍過小和只能單一方向測量的局限，可以將鎖定參考1PPS穩定時的鑒相精度提高到50ps左右，很好的匹配了本地時鐘的短穩精度，極大提高了時鐘模塊的穩定度。

技術領域

本發明涉及通信設備技術領域，特別涉及一種基于ASIC-TDC的時鐘模塊高精度鑒相系統及方法。

背景技術

目前的通信網絡對時間同步和時鐘同步的要求越來越高，而全球環境惡化，自然災害頻發，要保證授時系統的穩定和持續不斷，一方面需要采取多參考源冗余備份，另外一方面需要在參考源失效的情況下，在一定時間內仍保持高精度的守時能力，由于TD-SCDMA、WiMax、電力同步網等新一代時鐘同步網要求時間的保持能力為24小時1.5us，此指標相當于24小時平均頻率偏移量為1.74E-11，是非常苛刻的指標。

以上要求本地時鐘具有非常高的穩定度及守時能力，其中本地時鐘的高穩定度就包括本地1PPS的相位精度和本地時鐘輸出頻率的穩定度。在高精度授時守時系統中，本地時鐘通常采用原子鐘和OCXO兩種，而通常原子鐘的秒穩在E-10量級，OCXO的秒穩在E-11，顯然，本地時鐘生成的本地1PPS相位秒穩定度會優于ns，若鑒相精度不優于ns，最終經過PID去控制本地時鐘時將會惡化本地時鐘的短期穩定度，同時給本地1PPS帶來不必要的晃動，使得整體時鐘模塊的穩定性能下降，因此提高鑒相精度是提高授時守時系統時鐘模塊穩定度的關鍵環節之一。

TDC(Time-to-Digital Converter)稱為時間數字轉換技術，用于測量兩個時間事件的間隔，廣泛應用于時頻測量、航空航天、衛星導航、雷達定位、激光測距、核物理和粒子物理探測等領域，并且這些領域的先進水平與時間間隔測量的精度密切相關。TDC實現方法主要有直接計數法、游標法、門電路延遲測量法等，目前達到ps級精度的高精度TDC技術主要基于門電路延遲測量法原理，分為ASIC-TDC與FPGA-TDC兩種實現方式，由于ASIC屬于定制電路，可以讓信號的路徑延遲固定不變，而FPGA會受到布局布線策略影響，很難構造具有良好延遲一致性的延遲鏈，因此通過FPGA實現TDC的分辨率難以做到200ps以內，而ASIC-TDC可實現優于50ps的測量精度。

目前行業內時鐘模塊進行1PPS鑒相的做法主要有三種：1)采用FPGA/CPLD的系統時鐘進行計數鑒相；此方案的鑒相精度主要取決于輸入時鐘，通常采取將本地時鐘10MHz倍頻到幾百兆作為輸入時鐘，然后采用上升下降沿同時計數鑒相，可以達到較高的鑒相精度，但通常僅為ns級；2)采用MCU系統時鐘定時器計時鑒相；此做法鑒相精度取決于MCU支持的最高系統時鐘，一般為200MHz以內，鑒相精度也僅為5ns左右。此兩種做法由于產生了幾百兆的系統時鐘，會增大系統功耗，也會產生射頻干擾；3)采用FPGA-TDC實現方式；此方法需要較大代碼量，另一方面精度也很難做到200ps以內。

ASIC-TDC雖然能實現優于50ps的測量精度，但其應用具有一些限制：(1)測量范圍通常僅為us級，以德國ACAM公司的ASIC-TDC芯片為例，其測量范圍為2.0ns～1.8us，不能滿足時鐘模塊1PPS相位測量范圍最高1s的要求，且無法測量小于2ns的相位差；(2)只能進行單一方向測量，即只能測試從Start管腳1PPS信號到Stop管腳1PPS信號的時間間隔，若Start管腳的1PPS信號相位滯后于Stop管腳的1PPS信號則無法測量，即無法產生負相位差，而時鐘模塊在校準時鐘時兩個1PPS信號相位會不斷交替，相位差會有正負變化。