[發明專利]互連結構及其制作方法、半導體器件

在審

• 申請號: 201811033489.7
• 申請日: 2018-09-05
• 公開（公告）號: CN110880476A
• 公開（公告）日: 2020-03-13
• 發明（設計）人: 吳雙雙
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本發明提供一種互連結構及其制作方法、半導體器件，所述制作方法包括：在基底上形成第一層間介質層，刻蝕第一層間介質層，形成貫穿第一層間介質層的多個凹槽，然后依次在凹槽的側壁形成犧牲層與低介電常數介質層，接著在凹槽內形成金屬互連線，然后去除犧牲層，以在金屬互連線的側壁形成間隙，最后形成絕緣層，絕緣層覆蓋第一層間介質層、金屬互連線與所述低介電常數介質層，并遮蓋間隙的頂部開口，以封閉間隙形成空氣隙，空氣隙位于相鄰金屬互連線之間，且空氣隙具有較小的介電常數，能夠減小相鄰金屬互連線之間的寄生電容，從而減少寄生電容造成的RC延遲。

技術領域

本發明涉及半導體技術領域，特別涉及一種互連結構及其制作方法、半導體器件。

背景技術

在現有技術中為了減少電阻電容(RC)延遲，一方面，使用金屬銅連線取代金屬鋁連線。因為銅的電阻率只有鋁的一半左右，較低的電阻率可以減少金屬互聯的電阻，從而減少RC延時；另一方面，使用低介電常數(即Low k低介電常數，其中，k是材料的介電常數的度量)的材料作為介質層以減少寄生電容，從而也可以減少相應的RC延遲。

但是隨著集成電路芯片中器件特征尺寸的不斷減小，金屬互連線中的電路密度不斷增加，導致同一層相鄰的金屬互連線離得越來越近，RC延遲在所難免，并且現有技術中的大馬士革工藝還存在著溝槽圖案難以控制的缺點，即使使用low k材料作為介質層，相鄰的溝槽之間依然有可能產生較大的寄生電容，因此需要一種新的金屬互連工藝來進一步降低由寄生電容造成的RC延遲。

發明內容

本發明的主要目的在于提供一種互連結構及其制作方法、半導體器件，在相鄰金屬互連線之間形成空氣隙，減少由寄生電容造成的RC延遲。

為實現上述目的，本發明提供一種互連結構的制作方法，包括：

提供一基底，所述基底上形成有第一層間介質層；

刻蝕所述第一層間介質層，以形成貫穿所述第一層間介質層的多個凹槽；

依次形成犧牲層與低介電常數介質層在所述凹槽的側壁；

形成金屬互連線在所述凹槽內；

去除所述犧牲層，以在所述金屬互連線的側壁形成間隙；以及，

形成絕緣層，所述絕緣層覆蓋所述第一層間介質層、所述金屬互連線與所述低介電常數介質層，并遮蓋所述間隙的頂部開口，以封閉所述間隙形成空氣隙。

可選的，形成犧牲層在所述凹槽的側壁的步驟包括：

形成犧牲材料層在所述基底上，所述犧牲材料層覆蓋所述第一層間介質層的頂部、所述凹槽的側壁及底部；以及，

刻蝕所述犧牲材料層，僅保留位于所述凹槽側壁的所述犧牲材料層，以形成所述犧牲層；

形成所述低介電常數介質層之后，形成所述金屬互連線之前，還包括：形成阻擋層在所述凹槽的底部及側壁。

可選的，形成所述低介電常數介質層的步驟包括：

形成低介電常數介質材料層，所述低介電常數介質材料層位于所述第一層間介質層的頂部、所述凹槽的側壁及底部；以及，

刻蝕所述低介電常數介質材料層，僅保留位于所述凹槽側壁上的所述低介電常數介質材料層，以形成所述低介電常數介質層。

可選的，所述犧牲層的材質包含氮化硅，所述阻擋層的材質包含鈦或/和氮化鈦。

相應的，本發明還提供一種互連結構，包括：

基底；

第一層間介質層，位于所述基底上，且所述第一層間介質層內形成有多個貫穿所述第一層間介質層的凹槽；

金屬互連線，填充于所述第一層間介質層的所述凹槽內；