[發(fā)明專利]晶圓級封裝方法以及封裝結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201811026717.8
• 申請日: 2018-09-04
• 公開（公告）號: CN110875201B
• 公開（公告）日: 2021-09-14
• 發(fā)明（設(shè)計）人: 羅海龍;克里夫·德勞利
• 申請（專利權(quán)）人: 中芯集成電路（寧波）有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31;H01L23/528;H01L25/16
• 代理公司: 上海知錦知識產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

本發(fā)明提供一種晶圓級封裝方法和封裝結(jié)構(gòu)，所述晶圓級封裝方法包括：提供器件晶圓，所述器件晶圓包括多個第一芯片，所述第一芯片包括第一電極，且所述第一電極由所述器件晶圓露出，所述器件晶圓露出所述第一電極的面為晶圓正面；提供多個第二芯片，所述第二芯片包括第二電極，且所述第二電極由所述第二芯片露出，所述第二芯片露出所述第二電極的面為芯片正面，與所述芯片正面相背的面為芯片背面；使所述第二芯片的芯片背面鍵合于所述第一芯片之間的晶圓正面；在所述第二芯片的側(cè)壁上形成絕緣側(cè)墻；形成保形覆蓋所述芯片正面、絕緣側(cè)墻和晶圓正面的導(dǎo)電層。本發(fā)明僅通過一層導(dǎo)電層實(shí)現(xiàn)了第一芯片和第二芯片之間的電性連接，工藝較為簡單。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種晶圓級封裝方法以及封裝結(jié)構(gòu)。

背景技術(shù)

隨著超大規(guī)模集成電路的發(fā)展趨勢，集成電路特征尺寸持續(xù)減小，人們對集成電路的封裝技術(shù)的要求相應(yīng)也不斷提高。現(xiàn)有的封裝技術(shù)包括球柵陣列封裝(Ball GridArray，BGA)、芯片尺寸封裝(Chip Scale Package，CSP)、晶圓級封裝(Wafer LevelPackage，WLP)、三維封裝(3D)和系統(tǒng)封裝(System in Package，SiP)等。

目前，為了滿足集成電路封裝的更低成本、更可靠、更快及更高密度的目標(biāo)，先進(jìn)的封裝方法主要采用晶圓級系統(tǒng)封裝(Wafer Level Package System in Package，WLPSiP)。與傳統(tǒng)的系統(tǒng)封裝相比，晶圓級系統(tǒng)封裝是在晶圓上完成封裝集成制程，具有大幅減小封裝結(jié)構(gòu)的面積、降低制造成本、優(yōu)化電性能、批次制造等優(yōu)勢，可明顯的降低工作量與設(shè)備的需求。

晶圓級系統(tǒng)封裝主要包括物理連接和電性連接這兩個重要工藝。比如：采用鍵合工藝實(shí)現(xiàn)待集成芯片與晶圓之間的物理連接，通過電鍍技術(shù)實(shí)現(xiàn)半導(dǎo)體器件之間的電性連接，通過硅通孔(Through-SiliconVia，TSV)實(shí)現(xiàn)芯片與外部電路的電性連接。

但是，目前晶圓級系統(tǒng)封裝的電性連接的方法有待進(jìn)一步簡化。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種晶圓級封裝方法以及封裝結(jié)構(gòu)，簡化封裝工藝。

本發(fā)明提供一種晶圓級封裝方法，包括：提供器件晶圓，所述器件晶圓包括多個第一芯片，所述第一芯片包括第一電極，且所述第一電極由所述器件晶圓露出，所述器件晶圓露出所述第一電極的面為晶圓正面；提供多個第二芯片，所述第二芯片包括第二電極，且所述第二電極由所述第二芯片露出，所述第二芯片露出所述第二電極的面為芯片正面，與所述芯片正面相背的面為芯片背面；使所述第二芯片的芯片背面鍵合于所述第一芯片之間的晶圓正面；在所述第二芯片的側(cè)壁上形成絕緣側(cè)墻；形成保形覆蓋所述芯片正面、絕緣側(cè)墻和晶圓正面的導(dǎo)電層。

可選的，所述在所述第二芯片的側(cè)壁上形成絕緣側(cè)墻的步驟包括：形成保形覆蓋所述第二芯片和第二芯片之間晶圓正面的絕緣層；去除第二芯片正面和晶圓正面的絕緣層，保留在第二芯片側(cè)壁上的絕緣層構(gòu)成所述絕緣側(cè)墻。

可選的，通過干法刻蝕去除第二芯片正面和晶圓正面的絕緣層。

可選的，所述形成保形覆蓋所述第二芯片和第二芯片之間晶圓正面的絕緣層的步驟包括：所述絕緣層的厚度在0.1至5微米的范圍內(nèi)……的范圍內(nèi)。

可選的，所述絕緣層的材料為氮化硅、氧化硅或氮氧化硅。

可選的，通過化學(xué)氣相沉積的方法形成所述絕緣層。

可選的，所述絕緣側(cè)墻完全露出所述第一電極和所述第二電極。

可選的，所述導(dǎo)電層的材料為銅、鋁、錫和鎳中的一種或多種。

可選的，通過化學(xué)氣相沉積的方法形成導(dǎo)電層。

可選的，所述形成保形覆蓋所述芯片正面、絕緣側(cè)墻和晶圓正面的導(dǎo)電層的步驟包括：所述導(dǎo)電層的厚度在0.1至5微米的范圍內(nèi)。