[發明專利]半導體裝置

有效

• 申請號: 201811009205.0
• 申請日: 2018-08-31
• 公開（公告）號: CN109638069B
• 公開（公告）日: 2023-10-24
• 發明（設計）人: 小林勇介;原田信介
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L29/16
• 分類號: H01L29/16;H01L29/423;H01L29/78;H01L27/06
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 包躍華;金玉蘭

本發明提供能夠降低導通電阻的半導體裝置。在柵極溝槽(7)的底面設有導電層(22)。由該導電層(22)和n型電流擴散區(3)沿柵極溝槽(7)的側壁形成肖特基結(23)，并由該肖特基結(23)構成溝槽型SBD(42)的1個單位單元。在柵極溝槽(7)的內部，在導電層(22)上隔著絕緣層(8a)設有構成溝槽柵型的縱向型MOSFET(41)的1個單位單元的柵電極(9)。即，溝槽柵型MOSFET(41)的1個單位單元和溝槽型SBD(42)的1個單位單元被配置在1個柵極溝槽(7)的內部并且在深度方向上對置。

技術領域

本發明涉及半導體裝置。

背景技術

以往，在使用帶隙比硅寬的半導體(以下，記作寬帶隙半導體)的功率半導體裝置中，謀求低導通電阻化。例如，在縱向型MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：絕緣柵型場效應晶體管)中，采用與在半導體芯片的正面上以平板狀設置MOS柵的平面柵結構相比，在結構上容易獲得低導通電阻特性的溝槽柵結構。溝槽柵結構是在形成于半導體芯片的正面的溝槽內埋入MOS柵的MOS柵結構，可以通過單元間距的縮短來進行低導通電阻化。

關于現有的溝槽柵型MOSFET，以使用碳化硅(SiC)作為寬帶隙半導體的情況為例進行說明。圖12是表示現有的半導體裝置的結構的截面圖。圖12所示的溝槽柵型MOSFET是使用在由碳化硅構成的n⁺型支撐基板(以下，記作n⁺型碳化硅基板)101上按順序外延生長成為n^-型漂移區102和p型基區104的各碳化硅層而成的由碳化硅構成的半導體基板(以下，記作碳化硅基板)110而制成。在從碳化硅基板110的正面起算在漏極側比溝槽(以下，記作柵極溝槽)107的底面更深的位置選擇性地設置有第一p⁺型區121、第二p⁺型區122。

第一p⁺型區121包覆柵極溝槽107的底面。第二p⁺型區122在相鄰的柵極溝槽107之間(臺面區)以與柵極溝槽107分開的方式選擇性地設置。通過設置這些第一p⁺型區121、第二p⁺型區122，從而抑制在關斷時施加到柵極絕緣膜的電場。因此，能夠在維持耐壓(耐電壓)的狀態下，縮短單元間距而進行低導通電阻化。由1個柵極溝槽107內的MOS柵和隔著該MOS柵而相鄰的臺面區構成1個單位單元(元件的構成單位)。符號103、105、106、108、109、111～113分別表示n型電流擴散區、n⁺型源區、p⁺⁺型接觸區、柵極絕緣膜、柵電極、層間絕緣膜、源電極和漏電極。

以往，已知為了減少部件個數而實現降低成本，使用形成于溝槽柵型MOSFET的內部的寄生二極管(體二極管)來代替外部的肖特基勢壘二極管(SBD：Schottky BarrierDiode)。但是，在使用溝槽柵型MOSFET的體二極管來代替外部的SBD的情況下，會產生體二極管的劣化、導通損耗增加。為了避免該問題，提出了在制作有溝槽柵型MOSFET的同一半導體芯片內置溝槽型SBD的方案。

對在同一半導體芯片內置了溝槽型SBD的現有的溝槽柵型MOSFET進行說明。圖13是表示現有的半導體裝置的結構的另一例的截面圖。圖13所示的現有的半導體裝置與圖12所示的現有的半導體裝置的不同之處在于，在溝槽柵型MOSFET131的相鄰的柵極溝槽107間內置有溝槽型SBD132。

溝槽型SBD132具備柵極溝槽107之間的溝槽141和埋入到該溝槽141的內部的導電層142，并由沿溝槽141的側壁形成的導電層142與n型電流擴散區103的肖特基結143構成。溝槽141的底面被第一p⁺型區121包覆。不設置第二p⁺型區。