[發明專利]用于多相機壓縮的編碼解碼器

在審

• 申請號: 201810979580.1
• 申請日: 2018-08-27
• 公開（公告）號: CN109561317A
• 公開（公告）日: 2019-04-02
• 發明（設計）人: I·羅姆;E·魯姆;M·德米特琴科
• 申請（專利權）人: 英特爾公司
• 主分類號: H04N21/218
• 分類號: H04N21/218;H04N21/2343;H04N21/4402
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳

一種半導體封裝裝置的實施例可以包括如下技術，該技術用于處理包括來自兩個或更多個視頻源的幀信息的單個視頻幀流，并且基于來自單個視頻幀流中的先前幀的信息來處理當前幀，該先前幀比當前幀領先基于單個視頻幀流中表示的視頻源的數量的幀數。公開并要求保護其他實施例。

技術領域

實施例總體涉及視頻處理。更具體地，實施例涉及用于多相機壓縮的編碼解碼器。

背景技術

視頻圖像可以由多個幀或圖片構成。可以使用各種壓縮技術來減小視頻圖像的大小。可以使用各種編碼/解碼技術來編碼/解碼視頻圖像流。

附圖說明

通過閱讀以下說明書和所附權利要求并參考以下附圖，本領域技術人員將清楚實施例的各種優點，其中：

圖1是根據實施例的電子處理系統的示例的框圖；

圖2是根據實施例的半導體封裝裝置的示例的框圖；

圖3A至圖3B是根據實施例的處理視頻流的方法的示例的流程圖；

圖4是根據實施例的多源幀處理器裝置的示例的框圖；

圖5是根據實施例的多相機編碼器的示例的框圖；

圖6是根據實施例的多相機編碼器的另一示例的框圖；

圖7是根據實施例的多相機解碼器的示例的框圖；

圖8是根據實施例的電子處理系統的另一示例的框圖；

圖9是根據實施例的視頻流布局的示例的說明圖；

圖10是根據實施例的具有導航控制器的系統的示例的框圖；以及

圖11是根據實施例的具有小形狀因子的系統的示例的框圖。

具體實施方式

現在參考圖1，電子處理系統10的實施例可以包括處理器11、通信耦合到處理器11的存儲器12以及通信耦合到處理器11的邏輯13，該邏輯用于處理包括來自兩個或更多個視頻源的幀信息的單個視頻幀流，并且基于來自單個視頻幀流中的先前幀的信息來處理當前幀，該先前幀比當前幀領先基于單個視頻幀流中表示的視頻源的數量的幀數。在一些實施例中，邏輯13還可以配置為處理源自兩個或更多個視頻源中的不同視頻源的單個視頻幀流中的每個連續幀。例如，邏輯13可以配置為基于當前幀的幀位置減去單個視頻幀流中表示的視頻源的數量來確定先前幀的幀位置。邏輯13還可以配置為基于幀的幀位置模(modulo；模除)單個視頻幀流中表示的視頻源的數量來確定幀的視頻源位置。在一些實施例中，邏輯13可以配置為對單個視頻幀流進行編碼，和/或對單個視頻幀流進行解碼。

上述處理器11、存儲器12、邏輯13和其他系統組件中的每一個的實施例可以以硬件、軟件或其任何合適的組合來實現。例如，硬件實施方式可以包括可配置邏輯，諸如例如可編程邏輯陣列(PLA)、現場可編程門陣列(FPGA)、復雜可編程邏輯器件(CPLD)或使用電路技術(諸如例如專用集成電路(ASIC)、互補金屬氧化物半導體(CMOS)或晶體管-晶體管邏輯(TTL)技術或其任何組合)的固定功能邏輯硬件。