[發明專利]一種自適應寬頻帶數字時鐘插值器單元

有效

• 申請號: 201810967331.0
• 申請日: 2018-08-23
• 公開（公告）號: CN109104170B
• 公開（公告）日: 2019-07-02
• 發明（設計）人: 楊海峰;王昕宇
• 申請（專利權）人: 上海奧令科電子科技有限公司
• 主分類號: H03K5/00
• 分類號: H03K5/00
• 代理公司: 北京慕達星云知識產權代理事務所(特殊普通合伙) 11465
• 代理人: 李冉

本發明公開了一種自適應寬頻帶數字時鐘插值器單元。包括時序控制邏輯電路、自適應寬頻帶控制和偏置產生模塊和時鐘輸出電路，通過自適應調節插值器單元的電流大小和負載電容大小，從而選出最合適電流和電容保證插值器高精度相位插值，本申請的自適應特點保證了插值器可以在寬頻帶輸入也能保證進行高精度相位插值，同時由于自適應調整特性選擇了合理的電容和電流，因而插值器的延時盡可能的小，可以應用于對延時要求比較高的場合。

技術領域

本發明涉及集成電路設計技術領域，更具體的說是涉及一種自適應寬頻帶數字時鐘插值器單元。

背景技術

時鐘相位內插器能夠提供精確地多相時鐘相位，廣泛應用于混合信號接口電路系統中，尤其是在高速時鐘數據恢復系統(CDR)中。系統通過選擇精確的時鐘相位，恢復出合理的用于采樣數據的時鐘，保證準確的采樣數據。目前，相位插值器實現的方式主要有以下兩種：一種是基于電流模式邏輯(CML)單元的模擬相位插值器；另一種基于反相器單元處理軌到軌輸入的數字時鐘的純數字相位插值器。

但是，兩種相位插值器各自有不同的優缺點，基于CML的模擬相位插值器可以提供高的帶寬，很好的線性度，但是由于基于CML單元的插值器需要消耗大的功耗和占用大的面積，同時，為了保持相位插值器的線性度還需要保證插值器兩個輸入相位不能差別太大(通常為90度)，輸入信號的幅度和斜率大小合理，因此這些要求提高了設計難度，使得應用范圍比較小，該相位插值器一般用于基于VCO的PLL電路中，利用VCO內部自帶的多相位合適擺幅信號作為輸入進行相位插值；數字相位插值器能處理一定相位差的數字時鐘信號，并且消耗相對較小的功耗，其核心實現結構是基于電流控制邏輯單元，通過電流對固定電容充放電實現相位插值，因此插值精度也可以保證，但是都有一個假定：對于兩個有固定相位差的輸入信號，假定兩個信號延時為tov，只有在tov時間內，電流對內部節點充電，不能讓該節點的電壓超過施密特觸發器的翻轉電壓，在這個假定下，數字插值單元才能夠實現高精度的插值，一旦充電電流太大或者內部電容太小導致內部節點電壓在tov內遠大于施密特翻轉電壓，插值性能大幅下降，因此必須合理選擇電流大小和內部電容大小，保證插值器正常工作，實際上，這種情況只能處理一定范圍內相位差的輸入信號，限制了實際應用，同時為了設計留有余量，通常選著更小的電流和更大的寄生電容，這些都增加了額外的插值單元延時，而在某些應用中，延時指標也是一個很重要的因素，因此會影響實際應用。

因此，如何設計一種自適應調節插值器單元，通過調整自適應調節插值器單元電流和電容的大小，選出最合適電流和電容保證插值器高精度相位插值，同時可以在寬頻帶輸入能保證高精度相位插值并使得延時盡可能的小是本領域技術人員亟需解決的問題。

發明內容

有鑒于此，本發明提供了一種自適應寬頻帶數字時鐘插值器單元，可以直接處理數字輸入信號，電路單元內部基于自適應算法來調整相位插值器內部偏置電流和負載電容的大小，實現處理寬頻帶輸入信號的多相位插值功能，同時保證了插值相位的高精度，以及通過內部插值器鏡像單元的自適應環路選擇最合理的電路偏置狀態和內部負載電容，從而在保證高精度相位內插功能的同時使得相位插值器引入的額外延時最小。

為了實現上述目的，本發明采用如下技術方案：

一種自適應寬頻帶數字時鐘插值器單元，其特征在于，包括：時序控制邏輯電路、自適應寬頻帶控制和偏置產生模塊和時鐘輸出電路；所述自適應寬頻帶數字時鐘插值器單元具有兩個不同相位時鐘輸入信號CKI和CKQ，所述自適應寬頻帶數字時鐘插值器單元工作在多相位插值狀態；CKI和CKQ經過所述時序控制邏輯電路的邏輯運算輸出CK1_D、CKP_D和CKN_D，并發送至所述時鐘輸出電路；CKI和CKQ經過所述自適應寬頻帶控制和偏置產生模塊輸出PB、NB、CSEL0、CSEL1、CSEL2，并發送至所述時鐘輸出電路；所述時鐘輸出電路輸出一個時鐘信號CKO1；

其中，所述自適應寬頻帶控制和偏置產生模塊包括控制信號產生電路、內插單元鏡像電路以及檢測和控制偏置信號產生模塊；