[發明專利]數據處理電路、方法及數據存儲設備

有效

• 申請號: 201810965817.0
• 申請日: 2018-08-23
• 公開（公告）號: CN109164982B
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 孫高明;高楊
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京銀龍知識產權代理有限公司 11243
• 代理人: 許靜;張博

本發明提供了一種數據處理電路、方法及數據存儲設備，屬于數據處理技術領域。其中，數據處理電路，包括：檢測單元，用于根據待處理數據的數據長度對待處理數據進行分類，每類待處理數據的數據長度位于同一范圍內。通過本發明的技術方案，能夠有效節省FPGA邏輯資源和存儲空間。

技術領域

本發明涉及數據處理技術領域，特別是指一種數據處理電路、方法及數據存儲設備。

背景技術

在算法開發過程中，往往需要處理大量的數據。但數據的大小千差萬別，在FPGA(Field－Programmable Gate Array，現場可編程門陣列)設計中開辟數據的存儲空間時，會按照最大數據的存儲空間的占有量進行設定，其它所有的數據都會開辟同樣的存儲空間。但如果只有少數個數據的值很大，其它數據的值很小，按照最大數據來開辟存儲空間就會產生存儲資源的浪費。

發明內容

本發明要解決的技術問題是提供一種數據處理電路、方法及數據存儲設備，能夠有效節省FPGA邏輯資源和存儲空間。

為解決上述技術問題，本發明的實施例提供技術方案如下：

一方面，提供一種數據處理電路，包括：

檢測單元，用于根據待處理數據的數據長度對待處理數據進行分類，每類待處理數據的數據長度位于同一范圍內。

進一步地，所述檢測單元具體用于將待處理數據分為M類，每類待處理數據的數據長度為(k-1)*n+1至k*n比特，其中，M，n為正整數，k為不大于M的正整數。

進一步地，所述檢測單元具體包括：

控制電路，包括M個控制器件，其中，第k個控制器件用于對待處理數據的(k-1)*n+1至k*n位進行檢測，判斷待處理數據的(k-1)*n+1至k*n位是否存在有效數據，并根據M個控制器件的判斷結果輸出使能信號；

M組多路選擇器，用于接收待處理數據，并根據接收到的使能信號輸出不同數據長度的待處理數據，其中，第k組多路選擇器輸出數據長度為(k-1)*n+1至k*n比特的待處理數據。

進一步地，在M等于4，n等于4時，所述控制電路具體包括：

第一或門，包括四個輸入端，分別接收待處理數據的第13-16位數據；

第二或門，包括四個輸入端，分別接收待處理數據的第9-12位數據；

第三或門，包括四個輸入端，分別接收待處理數據的第5-8位數據；

第四或門，包括四個輸入端，分別接收待處理數據的第1-4位數據；

第一與門，包括兩個輸入端，第一輸入端接收第一或門的輸出信號的反相信號，第二輸入端接收第二或門的輸出信號；

第二與門，包括三個輸入端，第一輸入端接收第一或門的輸出信號的反相信號，第二輸入端接收第一與門的輸出信號的反相信號，第三輸入端接收第三或門的輸出信號；

第三與門，包括四個輸入端，第一輸入端接收第一或門的輸出信號的反相信號，第二輸入端接收第一與門的輸出信號的反相信號，第三輸入端接收第二與門的輸出信號的反相信號，第四輸出端接收第四或門的輸出信號；

其中，第一組多路選擇器的使能端接收第一或門的輸出信號；

第二組多路選擇器的使能端接收第一與門的輸出信號；

第三組多路選擇器的使能端接收第三與門的輸出信號；

第四組多路選擇器的使能端接收第二與門的輸出信號。

本發明實施例還提供了一種數據存儲設備，包括如上所述的數據處理電路。

進一步地，還包括：