[發明專利]一種并行架構高速三角波信號發生器的信號合成方法

有效

• 申請號: 201810939899.1
• 申請日: 2018-08-17
• 公開（公告）號: CN109104169B
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 劉科;黃磊;肖寅東;付在明;郭廣坤;趙文浩;田書林;王厚軍
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K4/08
• 分類號: H03K4/08
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 溫利平

1.一種并行架構高速三角波信號發生器的信號合成方法，其特征在于，包括以下步驟：

(1)、

通過控制器設置輸出頻率f_o，再結合時鐘發生器的采樣頻率f_s，確定三角波點數N_s；

(2)、時鐘發生器根據采樣頻率f_s輸出采樣時鐘信號Sclk，分別送入分頻單元、并串轉換模塊和DAC；

(3)、分頻單元對采樣時鐘信號Sclk進行m分頻，得到m路數據時鐘信號Dclk_i，i＝1,2,…,m；再將m路數據時鐘信號Dclk_i送入至對應的m個三角波數據合成器；

(4)、將三角波點數N_s設置為每一個三角波數據合成器中計數器的模值，在使能信號的作用下，計數器開始進行計數，計數器的初值設為0；

當每一個Dclk_i的邊沿到來時，對應的計數器的計數值加上m，再將對應計數器當前的計數值送入加法器與i-1相加，可得相加值i-1,m+i-1,2m+i-1,…,N_s-m+i-1，并將相加值送入比較器；

(5)、根據三角波信號的上升沿時間t_r確定三角波上升沿點數N_r；

N_r＝t_r·N_s

(6)、將三角波上升沿點數N_r設置為每一個三角波數據合成器中比較器的模值，再與加法器送入的相加值進行比較，當加法器送入的相加值小于N_r，則比較器輸出低電平；反之，比較器輸出高電平；比較器輸出的高、低電平再分別送入累加器、累減器和兩個復用器MUX1、MUX2；

(7)、根據三角波點數N_s和三角波上升沿點數N_r，分別確定上升沿步進α和下降沿步進β；

其中，N表示DAC的位寬；

(8)、設置累加器的初始值為(i-1)·α，累減器的初始值為(N_s-N_r-i+1)·β；

當比較器輸出低電平時，復用器MUX1、MUX2分別將輸入端口B連接到輸出端口C上，同時反相器將比較器輸出的低電平變為高電平，然后啟動累加器以初始值(i-1)·α開始工作，產生三角波的上升沿，當每一個Dclk_i的邊沿到來時，累加器進行一次累加操作，得到合成后的三角波數據(i-1)·α,(m+i-1)·α,…,(N_r-m+i-1)·α；

當比較器輸出高電平時，復用器MUX1、MUX2分別將輸入端口A連接到輸出端口C上，累減器以初始值(N_s-N_r-i+1)·β開始工作，產生三角波的下降沿，當每一個Dclk_i的邊沿到來時，累減器進行一次累減操作，得到合成后的三角波數據(N_s-N_r-i+1)·β,(N_s-N_r-m-i+1)·β,…,(m-i+1)·β；

(9)、將m個三角波數據合成器合成后的三角波數據同時輸入至并串轉換模塊，在采樣時鐘信號Sclk的邊沿到來時，并串轉換模塊將m路合成后的三角波數據轉換為串行三角波數據，再通過DAC模塊將數字的串行三角波數據轉換為連續的模擬三角波信號；

(10)、當計數器的計數值達到N_s-m+i-1時，在下一個Dclk_i的邊沿到來時，計數器的計數值復位為0，再返回步驟(4)，進行下輪循環。

2.根據權利要求1所述的并行架構高速三角波信號發生器的信號合成方法，其特征在于，所述的Dclk_i的邊沿為上升沿或下降沿或雙沿；所述的Sclk的邊沿為上升沿或下降沿或雙沿。