[發(fā)明專利]半導(dǎo)體裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201810939441.6
• 申請(qǐng)日: 2018-08-17
• 公開（公告）號(hào): CN110289266B
• 公開（公告）日: 2023-10-27
• 發(fā)明（設(shè)計(jì)）人: 田中亮;山崎博之;原川秀明
• 申請(qǐng)（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號(hào): H10B43/27
• 分類號(hào): H10B43/27;H10B43/35;H10B41/27;H10B41/35
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 楊林勳

實(shí)施方式的半導(dǎo)體裝置具備：第1柱狀體，在交替地層疊有第1絕緣層與第1導(dǎo)電膜的第1層疊體內(nèi)在其層疊方向通過，且包含第1絕緣體、第1半導(dǎo)體的第1部分、第2絕緣體及第2部分，所述第1半導(dǎo)體的第1部分設(shè)置在第1絕緣體的上表面上及外側(cè)面上，所述第2絕緣體設(shè)置在第1部分的外側(cè)面上，所述第2部分設(shè)置在第1層疊體的上方且連接在第1部分的上表面上，且具有大于第1部分的上表面的下表面；氧化膜，設(shè)置在第2部分的側(cè)面上；以及第2柱狀體，設(shè)置在第2部分及氧化膜的上方，且在層疊有第2絕緣層及第2導(dǎo)電膜的第2層疊體內(nèi)在其層疊方向通過，且包含與第1半導(dǎo)體電連接的第2半導(dǎo)體及設(shè)置在第2半導(dǎo)體的外側(cè)面上的第3絕緣體。

[相關(guān)申請(qǐng)]

本申請(qǐng)享有以日本專利申請(qǐng)2018-51485號(hào)(申請(qǐng)日：2018年3月19日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的所有內(nèi)容。

技術(shù)領(lǐng)域

實(shí)施方式主要涉及一種半導(dǎo)體裝置。

背景技術(shù)

已知有一種三維地層疊有存儲(chǔ)單元的NAND(Not AND，與非)型閃速存儲(chǔ)器。

發(fā)明內(nèi)容

實(shí)施方式提供一種能夠抑制存儲(chǔ)器的電流路徑內(nèi)的接觸電阻的增加的半導(dǎo)體裝置。

實(shí)施方式的半導(dǎo)體裝置具備：基板；第1層疊體，設(shè)置在所述基板的上方，且交替地層疊有第1絕緣層與第1導(dǎo)電膜；第1柱狀體，在所述第1絕緣層與所述第1導(dǎo)電膜的層疊方向通過所述第1層疊體內(nèi)而設(shè)置，且包含第1絕緣體、第1半導(dǎo)體的第1部分、第2絕緣體及所述第1半導(dǎo)體的第2部分，所述第1半導(dǎo)體的第1部分設(shè)置在所述第1絕緣體的上表面上及外側(cè)面上，所述第2絕緣體設(shè)置在所述第1半導(dǎo)體的所述第1部分的外側(cè)面上，所述第1半導(dǎo)體的第2部分設(shè)置在所述第1層疊體的上方且連接在所述第1半導(dǎo)體的所述第1部分的上表面上，具有大于所述第1半導(dǎo)體的所述第1部分的上表面的下表面；氧化膜，設(shè)置在所述第1半導(dǎo)體的所述第2部分的側(cè)面上；第2層疊體，設(shè)置在所述第1半導(dǎo)體的所述第2部分及所述氧化膜的上方，且層疊有第2絕緣層及第2導(dǎo)電膜；以及第2柱狀體，在所述第2絕緣層與所述第2導(dǎo)電膜的層疊方向通過所述第2層疊體內(nèi)而設(shè)置，且包含：第2半導(dǎo)體，與所述第1半導(dǎo)體電連接；及第3絕緣體，設(shè)置在所述第2半導(dǎo)體的外側(cè)面上。

附圖說明

圖1是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的構(gòu)成的框圖。

圖2是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的構(gòu)成的電路圖。

圖3是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的構(gòu)造的俯視圖。

圖4是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的構(gòu)造的剖視圖。

圖5是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖6是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖7是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖8是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖9是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的俯視圖。

圖10是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖11是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖12是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。

圖13是用來說明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列的制造方法的剖視圖。