[發明專利]用于天線或顯示面板的柵極驅動單元、驅動方法及驅動電路在審
| 申請號： | 201810932166.5 | 申請日： | 2018-08-16 |
| 公開（公告）號： | CN108962148A | 公開（公告）日： | 2018-12-07 |
| 發明（設計）人： | 雷東;修威;楊光 | 申請（專利權）人： | 北京華鎂鈦科技有限公司 |
| 主分類號： | G09G3/3266 | 分類號： | G09G3/3266;G09G3/36;H01Q3/24;H01Q21/00 |
| 代理公司： | 北京慶峰財智知識產權代理事務所(普通合伙) 11417 | 代理人： | 王文群 |
| 地址： | 100094 北京市海*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 薄膜晶體管 柵極驅動單元 天線 反向輸入 驅動電路 輸入模塊 下拉模塊 顯示面板 電容 上拉 正向 邊框 顯示面板驅動 空間利用率 驅動 和面板 良品率 功耗 減小 電路 | ||
1.一種柵極驅動單元，其特征在于，包括正向輸入模塊、反向輸入模塊、上拉模塊及下拉模塊，所述正向輸入模塊包括第一薄膜晶體管M1，所述反向輸入模塊包括第二薄膜晶體管，所述上拉模塊包括第三薄膜晶體管M3和第一電容C1，所述下拉模塊包括第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6以及第二電容C2，所述第一薄膜晶體管M1的柵極作為信號輸入端，第一薄膜晶體管M1的漏極與第一電源端相連，第一薄膜晶體管M1的源極與第二薄膜晶體管M2的漏極相連；
所述第二薄膜晶體管M2的柵極與復位端相連，第二薄膜晶體管M2的源極與第三電源端相連，所述第四薄膜晶體管M4的漏極、第五薄膜晶體管M5的柵極以及第六薄膜晶體管M6的柵極均連接于第一控制節點pd，所述第四薄膜晶體管M4的源極、第五薄膜晶體管M5的源極以及第六薄膜晶體管M6的源極均連接于第二電源端，所述第三薄膜晶體管M3的柵極與第四薄膜晶體管M4的柵極連接于第二控制節點pu；
所述第三薄膜晶體管M3的漏極與第一時鐘信號端CLK相連，第三薄膜晶體管M3的源極作為信號輸出端，且第三薄膜晶體管M3的源極與第五薄膜晶體管M5的漏極相連，所述第一電容C1的一端連接于第二控制節點pu，另一端連接于第三薄膜晶體管M3的源極，所述第二電容C2的一端與第二時鐘信號端CLKB相連，另一端與第一控制節點pd相連。
2.一種柵極驅動單元，其特征在于，包括正向輸入模塊、反向輸入模塊、上拉模塊及下拉模塊，所述正向輸入模塊包括第一薄膜晶體管M1，所述反向輸入模塊包括第二薄膜晶體管，所述上拉模塊包括第三薄膜晶體管M3和第一電容C1，所述下拉模塊包括第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6以及第二電容C2，所述第一薄膜晶體管M1的柵極作為信號輸入端，第一薄膜晶體管M1的漏極與第一電源端相連，第一薄膜晶體管M1的源極與第二薄膜晶體管M2的漏極相連；
所述第二薄膜晶體管M2的柵極與復位端相連，第二薄膜晶體管M2的源極與第三電源端相連，所述第四薄膜晶體管M4的漏極、第五薄膜晶體管M5的柵極以及第六薄膜晶體管M6的柵極均連接于第一控制節點pd，所述第四薄膜晶體管M4的源極、第五薄膜晶體管M5的源極以及第六薄膜晶體管M6的源極均連接于第二電源端，所述第三薄膜晶體管M3的柵極與第四薄膜晶體管M4的柵極連接于第二控制節點pu；
所述第三薄膜晶體管M3的漏極與第一時鐘信號端CLK相連，第三薄膜晶體管M3的源極作為信號輸出端，且第三薄膜晶體管M3的源極與第五薄膜晶體管M5的漏極相連，所述第一電容C1的一端連接于第二控制節點pu，另一端連接于第三薄膜晶體管M3的源極，所述第二電容C2的一端通過非門與第一時鐘信號端CLK相連，另一端與第一控制節點pd相連。
3.一種柵極驅動單元，其特征在于，包括正向輸入模塊、反向輸入模塊、上拉模塊及下拉模塊，所述正向輸入模塊包括第一薄膜晶體管M1，所述反向輸入模塊包括第二薄膜晶體管，所述上拉模塊包括第三薄膜晶體管M3和第一電容C1，所述下拉模塊包括第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6以及第二電容C2，所述第一薄膜晶體管M1的柵極作為信號輸入端，第一薄膜晶體管M1的漏極與第一電源端相連，第一薄膜晶體管M1的源極與第二薄膜晶體管M2的漏極相連；
所述第二薄膜晶體管M2的柵極與復位端相連，第二薄膜晶體管M2的源極與第一電源端相連，所述第四薄膜晶體管M4的漏極、第五薄膜晶體管M5的柵極以及第六薄膜晶體管M6的柵極均連接于第一控制節點pd，所述第四薄膜晶體管M4的源極、第五薄膜晶體管M5的源極以及第六薄膜晶體管M6的源極均連接于第二電源端，所述第三薄膜晶體管M3的柵極與第四薄膜晶體管M4的柵極連接于第二控制節點pu；
所述第三薄膜晶體管M3的漏極與第一時鐘信號端CLK相連，第三薄膜晶體管M3的源極作為信號輸出端，且第三薄膜晶體管M3的源極與第五薄膜晶體管M5的漏極相連，所述第一電容C1的一端連接于第二控制節點pu，另一端連接于第三薄膜晶體管M3的源極，所述第二電容C2的一端與第二時鐘信號端CLKB相連，另一端與第一控制節點pd相連。
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