[發明專利]半導體結構及其制造方法

有效

• 申請號: 201810929487.X
• 申請日: 2018-08-15
• 公開（公告）號: CN110838491B
• 公開（公告）日: 2022-05-10
• 發明（設計）人: 周耀輝;任小兵;劉群;金炎;王德進
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 王寧

本發明涉及一種半導體結構，包括：襯底；浮柵，設于所述襯底上；硅氧化物層，覆蓋所述浮柵；無摻雜多晶硅層，設于所述硅氧化物層上；介質層，設于所述無摻雜多晶硅層上；及金屬層，設于所述介質層上。本發明將傳統的作為SAB的SiO₂介質替換成硅氧化物層+無摻雜多晶硅層，使得硅氧化物層在厚度較薄的情況下，仍然能夠通過無摻雜多晶硅層保證良好的電子隔絕能力，從而可以兼顧填充能力與電子隔絕能力。

技術領域

本發明涉及半導體制造領域，特別是涉及一種半導體結構，還涉及一種半導體結構的制造方法。

背景技術

嵌入式一次性可編程結構(Embedded OTP Feature)是一種非常廣泛使用的半導體器件結構，其主要優點是可以與CMOS工藝兼容且無需額外的光罩和特殊工藝，研發時間較短，適用于在成熟工藝平臺上推進符合市場需求的衍生產品高效開發。

當半導體關鍵尺寸(CD)縮小(scaling down)至0.11μm及以下時，這種器件結構遇到了更多的工藝挑戰。最主要的工藝挑戰來自于由于柵極(例如浮柵)間的距離較小，導致作為金屬硅化物阻擋層(Silicide Area Block,SAB)的SiO₂介質的填充(gap fill)能力與隔絕浮柵中注入的電子的能力不能兼顧的問題。為了保證作為SAB的SiO₂介質有較好的填充，該層SiO₂介質不能太厚，這就導致對浮柵中注入的電子的隔絕能力不佳。

發明內容

基于此，有必要提供一種能夠兼顧填充能力與電子隔絕能力的半導體結構。

一種半導體結構，包括：襯底；浮柵，設于所述襯底上；硅氧化物層，覆蓋所述浮柵；無摻雜多晶硅層，設于所述硅氧化物層上；介質層，設于所述無摻雜多晶硅層上；及金屬層，設于所述介質層上。

在其中一個實施例中，所述硅氧化物層的厚度為

在其中一個實施例中，所述無摻雜多晶硅層的厚度為

在其中一個實施例中，還包括設于所述浮柵側面的接觸孔，所述接觸孔內設置有金屬塞。

在其中一個實施例中，還包括形成于襯底表面的金屬硅化物層，所述金屬塞的底部與所述金屬硅化物層相接觸；及接觸孔刻蝕停止層，設于所述無摻雜多晶硅層和硅氧化物層之間。

在其中一個實施例中，所述半導體結構是嵌入式一次性可編程結構。

還有必要提供一種半導體結構的制造方法。

一種半導體結構的制造方法，包括：在襯底上形成浮柵；在所述浮柵上形成硅氧化物層作為金屬硅化物阻擋層；在所述硅氧化物層上形成無摻雜多晶硅層；在所述無摻雜多晶硅層上形成介質層；及在所述介質層上形成金屬層。

在其中一個實施例中，所述在所述無摻雜多晶硅層上形成介質層的步驟之后，所述在所述介質層上形成金屬層的步驟之前，還包括在所述浮柵側面形成接觸孔的步驟。

在其中一個實施例中，還包括：形成金屬接觸，包括在襯底表面形成金屬硅化物層；在所述金屬硅化物層上形成接觸孔刻蝕停止層。

在其中一個實施例中，所述在所述硅氧化物層上形成無摻雜多晶硅層的步驟，是低壓化學氣相淀積無摻雜多晶硅。

上述半導體結構，將傳統的作為SAB的SiO₂介質替換成硅氧化物層+無摻雜多晶硅層。而由于傳統的SAB隔絕電子的能力不佳的原因，是通過沉積形成的SiO₂介質中容易引入極性鍵，因此通過在硅氧化物層上設置無摻雜多晶硅層，利用無摻雜多晶硅相對致密的結構以及較好的電子隔絕特性，使得硅氧化物層在厚度較薄(較薄的硅氧化物層能夠保證硅氧化物層和無摻雜多晶硅層有較佳的填充)的情況下，仍然能夠通過無摻雜多晶硅層保證良好的電子隔絕能力(無摻雜多晶硅層隔絕浮柵和金屬層之間的電子流動)。

附圖說明