[發明專利]溝槽MOSFET及其制造方法

有效

• 申請號: 201810920140.9
• 申請日: 2018-08-14
• 公開（公告）號: CN109148585B
• 公開（公告）日: 2021-08-24
• 發明（設計）人: 范讓萱;繆進征
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種溝槽MOSFET，溝槽MOSFET由多個器件單元結構組成，溝槽柵的溝槽采用硬質掩膜層定義，在溝槽刻蝕之后通過對硬質掩膜層進行橫向刻蝕能實現對溝槽之間的穿過源區的第一接觸孔的自對準定義，第一接觸孔的自對準定義是通過在溝槽中填充多晶硅之后進行以多晶硅柵為掩膜的硬質掩膜層和柵氧化層的刻蝕、以柵氧化層為掩膜的硅刻蝕和以柵氧化層為掩膜的自對準金屬硅化物的形成來實現。本發明還公開了一種溝槽MOSFET的制造方法。本發明能在溝槽柵之間自對準定義出穿過源區的接觸孔，能縮小器件的尺寸，增加溝道密度并降低導通電阻。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種溝槽MOSFET。本發明還涉及一種溝槽MOSFET的制造方法。

背景技術

在半導體集成電路中，目前普通的元胞尺寸較小的溝槽MOSFET的結構如圖1所示，這種結構一般用于1.0微米至1.8微米元胞尺寸設計中。在半導體襯底如硅襯底101上形成有半導體外延層如硅外延層102，在半導體外延層102的表面依次形成有體區(body)105和源區106；在所述半導體外延層102中形成有多個柵極溝槽，在所述柵極溝槽的底部表面和側面形成有柵介質層如柵氧化層103，在形成有所述柵介質層103的所述柵極溝槽中填充有多晶硅柵104。

在所述半導體外延層102表面形成有層間膜107，接觸孔109穿過層間膜107和底部的源區106或多晶硅柵104連接。在源區106所對應的接觸孔109的底部還形成有體區引出區108。僅通過在位于器件區域外的多晶硅柵頂部接觸孔109，和接觸孔109對應的多晶硅柵用104a標出，柵介質層用103a標出，多晶硅柵104a和器件區域內的多晶硅柵104相連接。

在層間膜107的表面形成有正面金屬層110，正面金屬層110圖形化形成源極和柵極。其中柵極通過接觸孔109和器件區域外的多晶硅柵104a相連以及通過多晶硅柵104和器件區域內的多晶硅柵104相連；源極通過接觸孔109和底部的源區106以及體區引出區108相連，體區引出區108和體區05相連。

為了進一步提升溝道密度，減小器件導通電阻(Rdon)，最簡單的做法是進一步縮小元胞尺寸設計；在設計尺寸縮小過程中，溝槽進一步縮小由于設備(成本)及柵極形成工藝難度增加等因素已基本達到極限，而單純縮小元胞尺寸需要縮小接觸孔至溝槽的間距，現有方法將遭遇接觸孔與柵極溝槽間套準精度不夠導致的柵源短路器件失效，溝道摻雜濃度受接觸孔注入影響差異大導致溝道開啟電壓均勻性差等問題，是無法大量生產的。具體說明如下：現有技術中，接觸孔109是采用光刻工藝定義的，也即通過光刻工藝定義接觸孔109的大小和位置，而柵極溝槽和柵極引出溝槽也都是通過光刻工藝定義的，由于光刻工藝具有一定精度限制，接觸孔109和柵極溝槽和柵極引出溝槽的位置和寬度具有在光刻工藝的精度范圍內的偏差，這種光刻工藝的精度帶來的偏差使得在制作溝槽柵功率晶體管時需要考慮到接觸孔109和底部的溝槽如柵極溝槽和柵極引出溝槽之間的套準冗余，接觸孔109和溝槽間的間隙要足夠大才能防止因接觸孔109曝光套偏導致的閾值電壓即溝道開啟電壓漂移等問題。這就限制了通過縮小柵極溝槽間平臺尺寸來增加溝道密度從而降低導通電阻的可能。也即現有技術的柵極溝槽之間的間距具有一個和光刻工藝相關的極限值，不能再縮小了，使得無法進一步的通過縮小柵極溝槽之間的間距來增加溝道密度從而降低導通電阻。

發明內容

本發明所要解決的技術問題是提供一種溝槽MOSFET，能在溝槽柵之間自對準定義出穿過源區的接觸孔，能縮小器件的尺寸，增加溝道密度并降低導通電阻。為此，本發明還提供一種溝槽MOSFET的制造方法。

為解決上述技術問題，本發明提供的溝槽MOSFET由多個器件單元結構組成；

各所述器件單元結構都包括：

溝槽柵，所述溝槽柵包括溝槽、形成于所述溝槽側面和底部表面的柵氧化層和填充于所述溝槽中的多晶硅柵；