[發明專利]半導體裝置及其制造方法

在審

• 申請號: 201810844140.5
• 申請日: 2018-07-27
• 公開（公告）號: CN110277391A
• 公開（公告）日: 2019-09-24
• 發明（設計）人: 中島紳伍;淺田遼太;永島幸延;赤穂雅之
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/1157
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種抑制電特性劣化的半導體裝置及其制造方法。根據一實施方式，半導體裝置具備：襯底；配線層，包含設置在襯底上的晶體管、及電連接于晶體管并且設置在晶體管的上方的第1配線；積層體，設置在配線層的上方，并且包含彼此之間隔著絕緣層而積層的多個導電層；以及第1硅氮化層，設置在配線層與積層體之間。

[相關申請]

本申請享有以日本專利申請2018-49280號(申請日：2018年3月16日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體裝置及其制造方法。

背景技術

已知有將存儲單元三維排列而成的NAND(Not And，與非)型閃速存儲器。

發明內容

實施方式提供一種抑制電特性劣化的半導體裝置及其制造方法。

概括來說，根據一實施方式，半導體裝置具備：襯底；配線層，包含設置在所述襯底上的晶體管、及電連接于所述晶體管并且設置在所述晶體管的上方的第1配線；積層體，設置在所述配線層的上方，并且包含彼此之間隔著絕緣層而積層的多個導電層；以及第1硅氮化層，設置在所述配線層與所述積層體之間。

附圖說明

圖1是表示第1實施方式的半導體裝置的俯視圖。

圖2是表示第1實施方式的半導體裝置的剖視圖。

圖3是表示第1實施方式的半導體裝置的局部放大剖視圖。

圖4是表示第1實施方式的半導體裝置中的柱狀部的局部放大剖視圖。

圖5是表示第1實施方式的半導體裝置的局部放大剖視圖。

圖6～圖12是表示第1實施方式的半導體裝置的制造步驟的剖視圖。

圖13是表示第1實施方式的半導體裝置的制造步驟的比較例的剖視圖。

圖14是表示第1實施方式的半導體裝置的第1變化例的局部放大剖視圖。

圖15是表示第1實施方式的半導體裝置的第2變化例的局部放大剖視圖。

圖16是表示第1實施方式的半導體裝置的第2變化例的局部放大剖視圖。

圖17是表示第2實施方式的半導體裝置的局部放大剖視圖。

圖18～22是表示第2實施方式的半導體裝置的制造步驟的剖視圖。

圖23是表示第2實施方式的半導體裝置的比較例的局部放大剖視圖。

圖24是表示第3實施方式的半導體裝置的局部放大剖視圖。

圖25及圖26是表示第3實施方式的半導體裝置的制造步驟的剖視圖。

圖27是表示第4實施方式的半導體裝置的俯視圖。

圖28是表示第4實施方式的半導體裝置的剖視圖。

圖29是表示第4實施方式的半導體裝置的局部放大剖視圖。

圖30～圖36是表示第4實施方式的半導體裝置的制造步驟的剖視圖。

具體實施方式

以下，參照附圖對本實施方式進行說明。在附圖中，對相同部分標注相同的參照符號。

<第1實施方式>

以下，使用圖1至圖16對第1實施方式的半導體裝置100進行說明。此處，作為半導體裝置，以三維積層型的NAND型閃速存儲器為例進行說明。