[發明專利]數據包傳輸裝置及系統

有效

• 申請號: 201810832433.1
• 申請日: 2018-07-26
• 公開（公告）號: CN110765044B
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 吳志偉;陳遠珍;王俊杰
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20;G06F13/24
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張振軍;吳敏

一種數據包傳輸裝置及系統，數據包傳輸裝置包括：CPU；數據包傳輸加速器，適于提供輸入接口和輸出接口，所述輸入接口接收發送設備發送的數據包的數據包描述符，所述輸出接口輸出所述數據包描述符至接收設備，以供所述接收設備根據所述數據包描述符獲取所述數據包，所述發送設備和所述接收設備選自輸入輸出設備和所述CPU。本發明技術方案可以降低CPU的負載，提升CPU的性能。

技術領域

本發明涉及計算機技術領域，尤其涉及一種數據包傳輸裝置及系統。

背景技術

計算機裝置中通常存一些數據包輸入輸出設備，比如通用串行總線(UniversalSerial Bus,USB)、安全數字輸入輸出(Secure Digital Input and Output,SDIO)、高速串行計算機擴展總線(peripheral component interconnect express,PCIE)等，在必要時計算機裝置還會包含調制解調器(MODEM)。數據包通過這些設備和中央處理器(CentralProcessing Unit,CPU)進行交互。在某些場景下，數據包需要從其中某些設備傳輸到另外的設備中。

現有技術中，CPU通過中斷或者輪詢的方式操作輸入輸出設備。尤其是從一個輸入輸出設備傳輸數據包到另一個輸入輸出設備，需要經歷從源設備發送到CPU，再從CPU發送到目標設備的過程。

但是，如果采用上述的方法進行數據包的發送，則在數據流量特別大的情況下會存在CPU需要大量的時間來處理輸入輸出設備的中斷等相關事務，一方面CPU的處理能力會成為計算機裝置數據流量處理能力的瓶頸；另一方面為了滿足高速數據包傳輸需求，需要高性能的CPU可能帶來更多的功耗開銷。

發明內容

本發明解決的技術問題是如何降低CPU的負載，提升CPU的性能。

為解決上述技術問題，本發明實施例提供一種數據包傳輸裝置，數據包傳輸裝置包括：CPU；數據包傳輸加速器，適于提供輸入接口和輸出接口，所述輸入接口接收發送設備發送的數據包的數據包描述符，所述輸出接口輸出所述數據包描述符至接收設備，以供所述接收設備根據所述數據包描述符獲取所述數據包，所述發送設備和所述接收設備選自輸入輸出設備和所述CPU。

可選的，所述數據包傳輸裝置還包括外設訪問管理器；在所述輸入輸出設備無法直接訪問所述數據包傳輸加速器的輸入接口和輸出接口時，所述外設訪問管理器適于適配所述輸入輸出設備的接口與所述數據包傳輸加速器的輸入接口和輸出接口。

可選的，所述輸入接口包括第一FIFO和第二FIFO；所述第一FIFO接收所述發送設備發送的數據包描述符，發送方更新所述第一FIFO的寫指針；所述接收方使用所述數據包描述符后，所述數據包傳輸加速器將所述數據包描述符寫入所述第二FIFO，并更新所述第二FIFO的寫指針。

可選的，所述輸出接口包括第三FIFO和第四FIFO；所述數據包傳輸加速器從所述第一FIFO讀出所述數據包描述符，更新所述第一FIFO的讀指針，將所述數據包描述符寫入所述第三FIFO，并更新所述第三FIFO的寫指針；所述數據包描述符使用完成后，所述接收方將所述數據包描述符寫入所述第四FIFO，并更新所述第四FIFO的寫指針。

可選的，所述數據包描述符使用完成是指接收到所述接收設備反饋的使用完成信號。

可選的，所述數據包傳輸加速器將所述數據包描述符寫入所述第三FIFO時，如果所述第三FIFO為滿，則所述數據包傳輸加速器將所述數據包描述符中的錯誤碼更新為預設值，以表示發送失敗，將更新后的數據包描述符寫入所述第二FIFO，并更新所述第二FIFO的寫指針。

可選的，所述第三FIFO的深度達到預設進入門限時，所述數據包傳輸加速器通知所述發送設備產生中斷。