[發(fā)明專利]一種多FPGA的多通道采集系統(tǒng)的波形量化同步方法

有效

• 申請?zhí)枺?/td>: 201810826384.0
• 申請日: 2018-07-25
• 公開（公告）號: CN109032498B
• 公開（公告）日: 2021-03-30
• 發(fā)明（設(shè)計(jì)）人: 楊擴(kuò)軍;趙禹;葉芃;黃武煌;譚峰
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號: G06F3/05
• 分類號: G06F3/05;G06F1/24
• 代理公司: 成都行之專利代理事務(wù)所(普通合伙) 51220
• 代理人: 溫利平

1.一種多FPGA的多通道采集系統(tǒng)的波形量化同步方法，其特征在于，包括以下步驟：

(1)、DSP生成第一片ADC₁的復(fù)位信號SYNC₁_DSP，并將SYNC₁_DSP作為硬件復(fù)位信號發(fā)送給第一片ADC₁對其進(jìn)行復(fù)位，使第一片ADC₁產(chǎn)生數(shù)據(jù)同步時(shí)鐘信號DCLK₁，同時(shí)通過互聯(lián)線連接到FPGA₂的IO口；

(2)、待第一片ADC₁復(fù)位完成后，DSP產(chǎn)生第2片ADC₂的異步復(fù)位信號SYNC₂_DSP發(fā)送到FPGA₂，再利用FPGA₂中D觸發(fā)器將DSP發(fā)送的異步復(fù)位信號SYNC₂_DSP同步到DCLK₁時(shí)鐘域下，產(chǎn)生DCLK₁時(shí)鐘域下ADC₂的同步復(fù)位信號SYNC₂；

(3)、判斷異步復(fù)位信號SYNC₂_DSP是否處于DCLK₁時(shí)鐘域下的亞穩(wěn)態(tài)區(qū)間，如果處于，則進(jìn)入步驟(4)，否則進(jìn)入步驟(5)；

(4)、調(diào)節(jié)延遲模塊的延遲值

增大FPGA₂中輸入/輸出延遲單元的延遲值，從而改變FPGA₂輸入端口的延遲，使DSP發(fā)送的異步復(fù)位信號SYNC₂_DSP不要落入ADC₁的數(shù)據(jù)同步時(shí)鐘DCLK₁的亞穩(wěn)態(tài)區(qū)間內(nèi)，再返回步驟(3)；

(5)、ADC復(fù)位

將FPGA₂中D觸發(fā)器產(chǎn)生的同步復(fù)位信號SYNC₂作為ADC₂的硬件復(fù)位信號，通過FPGA₂的IO口發(fā)送到ADC₂的復(fù)位端口并進(jìn)行復(fù)位，待復(fù)位完成后，產(chǎn)生ADC₂的數(shù)據(jù)同步時(shí)鐘DCLK₂，并接入至FPGA₃的IO口；

然后依次類推，重復(fù)步驟(2)-(5)，對ADC₃進(jìn)行復(fù)位操作，直至所有ADC_i均完成復(fù)位，i＝1,2,…,M，M為ADC個(gè)數(shù)；

(6)、軟件校正固定相位差

將信號源信號經(jīng)過功分器，用兩根完全等長的同軸線接入采集系統(tǒng)的兩片ADC中，以第一片ADC為基準(zhǔn)，調(diào)節(jié)軟件中數(shù)據(jù)接收緩存區(qū)的丟點(diǎn)數(shù)，使兩片ADC輸出波形完全重合，即完成兩片ADC間固定相位差的校正，依次校準(zhǔn)各個(gè)ADC，逐一消除ADC之間固定的相位差，完成整個(gè)系統(tǒng)的波形量化同步。

2.根據(jù)權(quán)利要求1所述的一種多FPGA的多通道采集系統(tǒng)的波形量化同步方法，其特征在于，所述步驟(3)中，判斷異步復(fù)位信號SYNC₂_DSP是否處于DCLK₁時(shí)鐘域下的亞穩(wěn)態(tài)區(qū)間的方法為：

DSP多次發(fā)送異步復(fù)位信號SYNC₂_DSP，觀測復(fù)位后ADC₂與ADC₁采集波形的相位關(guān)系，如果多次復(fù)位的過程中ADC₁與ADC₂的采集波形相位關(guān)系發(fā)生改變，則表明異步復(fù)位信號SYNC₂_DSP位于DCLK₁的亞穩(wěn)態(tài)區(qū)間內(nèi)，否則，異步信號避開DCLK₁的亞穩(wěn)態(tài)區(qū)間，可以穩(wěn)定同步到DCLK₁時(shí)鐘域下。