[發明專利]一種加入隨機擾動的多相時鐘生成電路

在審

• 申請號: 201810821512.2
• 申請日: 2018-07-24
• 公開（公告）號: CN109101074A
• 公開（公告）日: 2018-12-28
• 發明（設計）人: 蒲杰;胡剛毅;付東兵;張正平;李梁;李婷;徐代果;徐鳴遠;沈曉峰;萬賢杰;王友華
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: G06F1/04
• 分類號: G06F1/04
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 尹麗云

本發明公開了一種加入隨機擾動的多相時鐘生成電路，該時鐘生成電路包括主時鐘模塊、隨機信號生成模塊和buffer矩陣開關模塊；所述主時鐘模塊用于生成N條多相時鐘信號；所述buffer矩陣開關模塊用于在所述隨機信號生成模塊輸出的隨機控制信號控制下，對輸入的所述N條多相時鐘信號的傳輸路徑進行隨機切換，輸出N條加入隨機擾動的多相時鐘信號。本發明通過加入隨機擾動的方式，將時鐘相位誤差白化，僅僅損失少量信噪比，就能夠實時消除多相時鐘相位誤差對高精度TI ADC性能的影響，且能夠跟蹤消除時鐘相位誤差隨工作環境變化波動的影響，將固定頻率處的誤差雜散分量白化到噪底中，不打斷TI ADC正常工作，設計實現簡單，穩定度高。

技術領域

本發明屬于集成電路領域，涉及時鐘生成電路，更具體地，特別涉及一種加入隨機擾動的多相時鐘生成電路。

背景技術

在時間交織結構數據轉換器(TI ADC)中，多相時鐘相位精度直接影響系統性能，而多相時鐘生成電路往往受工藝偏差、電路失配等因素的影響，不可避免的具有相位誤差，對于高精度TI ADC中，時鐘相位誤差會導致動態性能SFDR大幅下降，在k·f_s/L±f_in(f_s為TI ADC 采樣頻率，f_in為輸入信號頻率,L為TI ADC集成通道數，k＝1,2,…,L-1)處出現誤差雜散分量，需要進行校正。目前常規的消除時鐘相位誤差的方法通常是采用前臺修調或者后臺實時校正的方法；前臺修調的方法，實現簡單，穩定性高，估計出誤差后直接對時鐘相位進行修調，但很難避免時鐘相位誤差隨工作環境變化波動而導致的性能惡化；而后臺實時校正的方法需要實時進行運算，估計出誤差量然后進行校正，電路設計實現復雜度高，且穩定可靠性受限。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種加入隨機擾動的多相時鐘生成電路，用于解決目前現有的TI ADC消除時鐘相位誤差技術中，設計實現復雜度高、穩定可靠性受限或者無法對時鐘相位誤差量隨工作環境變化進行實時跟蹤消除的問題。

為實現上述目的及其他相關目的，本發明提供一種加入隨機擾動的多相時鐘生成電路，該時鐘生成電路包括主時鐘模塊、隨機信號生成模塊和buffer矩陣開關模塊；

所述主時鐘模塊用于生成N條多相時鐘信號；

所述buffer矩陣開關模塊用于在所述

隨機信號生成模塊輸出的隨機控制信號控制下，對輸入的所述N條多相時鐘信號的傳輸路徑進行隨機切換，輸出N條加入隨機擾動的多相時鐘信號。

優選地，該時鐘生成電路還包括延時線模塊，用于對主時鐘模塊生成的所述N條多相時鐘信號的相位進行預修調；buffer矩陣開關模塊用于在所述隨機信號生成模塊輸出的隨機控制信號控制下，對經過延時線模塊預修調后的N條多相時鐘信號的傳輸路徑進行隨機切換，輸出N條加入隨機擾動的多相時鐘信號。

優選地，所述buffer矩陣開關模塊包括輸入開關矩陣、輸出開關矩陣和N+ΔN個相同結構的buffer電路；其中，

所述輸入開關矩陣包括N列開關矩陣單元I，每列開關矩陣單元I包括N+ΔN個具有一輸入端和一輸出端的開關單元I；

所述輸出開關矩陣包括N列開關矩陣單元II，每列開關矩陣單元II包括N+ΔN個具有一輸入端和一輸出端的開關單元II；

每個所述開關單元I的輸入端連接構成開關矩陣單元I的輸入端，第k條多相時鐘信號與所述輸入開關矩陣的第k列開關矩陣單元I的輸入端相連，每列所述開關矩陣單元I的第m行開關單元I的輸出端與第m個buffer電路的輸入端相連，其中k為[1,N]的整數，m為[1,N+ΔN] 的整數，ΔN為大于零的整數；

所述第m個buffer電路的輸出端分別與每列所述開關矩單元II的第m行開關單元II的輸入端相連，每個所述開關單元II的輸出端連接構成開關矩陣單元II的輸出端。