[發明專利]一種三維半導體存儲器及其制備方法

在審

• 申請號: 201810764336.3
• 申請日: 2018-07-12
• 公開（公告）號: CN108962912A
• 公開（公告）日: 2018-12-07
• 發明（設計）人: 王恩博;楊號號;肖莉紅;閭錦;張勇;陶謙;胡禺石;朱宏斌;呂震宇
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

本發明提供了一種三維半導體存儲器，包括：襯底、位于該襯底上的第一堆疊結構、位于該第一堆疊結構上的第二堆疊結構、垂直于該襯底的上表面的第一溝道孔、垂直于該襯底的上表面的第二溝道孔和中間導電部，該中間導電部位于該第一溝道孔和該第二溝道孔之間，與第一溝道孔中的第一溝道層、溝道孔中的第二溝道層都接觸；還包括與該第二溝道孔對應的第二存儲層，該第二存儲層與該中間導電部隔離。本發明所提供的三維半導體存儲及其制備方法，由于將第二存儲層與中間導電部隔離，所以能夠較好的避免溝道層與中間導電部之間形成曲折回路，使得中間導電部更容易被反型，從而電子遷移率更高。因此本發明可以提高三維存儲器的編程和擦寫性能。

技術領域

本發明涉及三維半導體存儲器領域，尤其涉及一種具有較高可靠性的 三維半導體存儲及其制備方法。

背景技術

為了克服二維存儲器件的限制，業界已經研發了具有三維(3D)結構的 存儲器件，通過將存儲器單元三維地布置在襯底之上來提高集成密度。

在例如3D NAND閃存的三維存儲器件中，存儲陣列可包括具有溝道 結構的核心(core)區。溝道結構形成于垂直貫穿三維存儲器件的堆疊層 (stack)的溝道孔中。通常通過單次刻蝕來形成堆疊層的溝道孔。但是為了提 高存儲密度和容量，三維存儲器的層數(tier)繼續增大，例如從64層增長到 96層、128層或更多層。在這種趨勢下，單次刻蝕的方法在處理成本上越 來越高，在處理能力上越來越沒有效率。

一些改進的方法嘗試將堆疊層分為多個相互堆疊的堆疊結構(deck)。在 形成一個堆疊結構后，先刻蝕溝道孔和形成溝道結構，然后繼續堆疊堆疊 結構。溝道結構的溝道層之間通過位于二者之間共用的導電部連接。溝道 層和導電部的材料通常為多晶硅。當導電部的位置或者形態不佳時，容易 導致多晶硅反型(inversion)失敗，從而造成多晶硅電阻過高、電子遷移率過 低。這導致溝道電流降低，從而嚴重影響三維存儲器的編程/寫入性能。

發明內容

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。 此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面 的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目 的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳 細的描述之序。

為了解決上述存在的問題，本發明提供了一種三維半導體存儲器，包 括：

襯底；

位于該襯底上的第一堆疊結構，該第一堆疊結構包括多個間隔設置的 第一柵極層；

位于該第一堆疊結構上的第二堆疊結構，該第二堆疊結構包括多個間 隔設置的第二柵極層；

垂直于該襯底的上表面的第一溝道孔，該第一溝道孔位于該第一堆疊 結構中，該第一溝道孔內設有第一溝道層；

垂直于該襯底的上表面的第二溝道孔，該第二溝道孔位于該第二堆疊 結構中，該第二溝道孔內設有第二溝道層；

中間導電部，該中間導電部位于該第一溝道孔和該第二溝道孔之間， 該中間導電部與該第一溝道層、該第二溝道層都接觸；

與該第二溝道孔對應的第二存儲層，該第二存儲層與該中間導電部隔 離。

在本發明的至少一個實施例中，該第二存儲層位于該中間導電部的上 方且與該中間導電部不接觸。

在本發明的至少一個實施例中，該第二溝道孔延伸入該中間導電部內， 并在該中間導電部上形成凹槽。

在本發明的至少一個實施例中，該第二溝道層具有延伸到該凹槽中的 延伸部；

該延伸部的側壁與該凹槽接觸。

在本發明的至少一個實施例中，該第二存儲層包括位于該多個第二柵 極層和該第二溝道層之間的多個第二存儲層子段；