[發明專利]半導體結構及其形成方法

有效

• 申請號: 201810763132.8
• 申請日: 2018-07-12
• 公開（公告）號: CN110718465B
• 公開（公告）日: 2023-03-14
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，形成方法包括：提供基底，包括襯底和凸出于襯底的鰭部，襯底包括周邊區；形成橫跨周邊區鰭部且覆蓋鰭部部分頂部和部分側壁的偽柵結構，偽柵結構包括偽柵氧化層以及位于偽柵氧化層上的偽柵層，偽柵層包括刻蝕停止層和位于刻蝕停止層上的犧牲層；在偽柵結構露出的襯底上形成介質層，介質層露出偽柵結構頂部；去除周邊區的偽柵層，暴露出偽柵氧化層的表面，并在介質層內形成第一開口；在第一開口內形成柵電極層，位于第一開口中的偽柵氧化層和柵電極層用于構成第一金屬柵結構。本發明在去除犧牲層時，刻蝕停止層能夠對周邊區的偽柵氧化層起到保護作用，從而降低對偽柵氧化層的損傷，提高半導體器件的電學性能和可靠性。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體工藝技術的逐步發展，半導體工藝節點遵循摩爾定律的發展趨勢不斷減小。為了適應工藝節點的減小，MOSFET場效應管的溝道長度也相應不斷縮短。然而隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵極至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

鰭式場效應管按照功能區分主要分為核心(Core)器件和周邊(I/O)器件(或稱為輸入/輸出器件)。通常情況下，周邊器件的工作電壓比核心器件的工作電壓大的多。為防止電擊穿等問題，當器件的工作電壓越大時，要求器件的柵介質層的厚度越厚，因此，周邊器件的柵介質層的厚度通常大于核心器件的柵介質層的厚度。

但是，現有技術形成的半導體器件的電學性能和可靠性較差。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體器件的電學性能和可靠性。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底以及凸出于所述襯底的鰭部，所述襯底包括周邊區；形成橫跨所述周邊區鰭部的偽柵結構，所述偽柵結構覆蓋所述周邊區鰭部的部分頂部和部分側壁，所述偽柵結構包括偽柵氧化層以及位于所述偽柵氧化層上的偽柵層，所述偽柵層包括刻蝕停止層以及位于所述刻蝕停止層上的犧牲層；在所述偽柵結構露出的襯底上形成介質層，所述介質層露出所述偽柵結構的頂部；去除所述周邊區的偽柵層，暴露出所述周邊區偽柵氧化層的表面，并在所述介質層內形成第一開口；在所述第一開口內形成柵電極層，位于所述第一開口中的偽柵氧化層和柵電極層用于構成所述第一金屬柵結構。

相應的，本發明還提供一種半導體結構，包括：基底，所述基底包括襯底以及凸出于所述襯底的鰭部，所述襯底包括周邊區；橫跨所述周邊區鰭部的偽柵結構，所述偽柵結構覆蓋所述鰭部的部分頂部和部分側壁，所述偽柵結構包括偽柵氧化層以及位于所述偽柵氧化層上的偽柵層，所述偽柵層包括犧牲層以及位于所述犧牲層上的刻蝕停止層。

與現有技術相比，本發明的技術方案具有以下優點：