[發明專利]時鐘延時調節裝置和時鐘延時調節系統

有效

• 申請號: 201810741456.1
• 申請日: 2018-07-02
• 公開（公告）號: CN108900181B
• 公開（公告）日: 2022-07-29
• 發明（設計）人: 王銳;呂平;劉勤讓;朱珂;沈劍良;宋克;張波;趙玉林;毛英杰;何浩;李楊;虎艷賓;張霞;張帆;杜延康;王永勝
• 申請（專利權）人: 天津芯海創科技有限公司;天津市濱海新區信息技術創新中心
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 北京超凡志成知識產權代理事務所(普通合伙) 11371
• 代理人: 王文紅

本發明提供了一種時鐘延時調節裝置和時鐘延時調節系統，屬于集成電路技術領域。本發明實施例提供的時鐘延時調節裝置和時鐘延時調節系統，其中，時鐘延時調節裝置包括依次連接的第一信號輸入調節模塊、第一延時模塊和第一信號輸出調節模塊；第一延時模塊用于與控制芯片連接，根據控制芯片輸入的延時差，使單端時鐘信號的延遲設定時間，將延時后的時鐘信號發送至第一信號輸出調節模塊。該裝置可以增大延時時間的調節范圍，提高頻帶調節的靈活性，滿足低頻帶和高頻帶的使用，滿足高速采樣系統，提高時鐘延時調節的精度。

技術領域

本發明涉及集成電路技術領域，具體而言，涉及一種時鐘延時調節裝置和時鐘延時調節系統。

背景技術

隨著科學技術的迅速發展，芯片內晶體管數目不斷增加，I/O的速度也在不斷地升高，賦予了數字系統更好的功能和性能，但同時也帶來了技術上的挑戰。

對于通信系統，I/O速度的升高使得對信號前沿的時延差有了更高的要求。有時為了提升工作效率，往往是多片芯片同步工作，這就需要多片芯片的系統時鐘是同源的，且時鐘前沿時延差要非常小。I/O的信號工作頻率來源于系統時鐘的倍頻，所以系統時鐘的時延差會成倍數反映在I/O的信號時延差上，從而導致整個鏈路系統的誤碼率增加。這時就需要對系統時鐘的時延差進行精確調節，減小差值。

目前市場上的時鐘的時延差調節芯片工作的最高頻率為2.5GHz，時延調節范圍從幾ns至十幾ns不等，調節間隔最小達到10ps，有1個通道和2個通道輸出。

圖1是雙通道輸入的時延調節芯片采用的工作框圖。如圖1所示，差分信號進入后通過信號調節轉為單端信號。之后再由9位控制位，控制9種不同延遲時間調節單元，最低位是延時0ps，最高位是延時5600ps。9位控制位的高低電平不同組合可達到0ns-5.6ns的延遲時間。最后通過信號調節再轉為差分信號輸出。

上述時鐘延時調節芯片技術中其調節范圍最大的是0ns到5.6ns，兩個通道相對調節的范圍是-5.6ns到+5.6ns，此調節范圍滿足系統時鐘在100MHz以上的頻率。而數字通信系統大部分系統時鐘是10MHz，雙通道時延調節芯片不滿足該系統時鐘頻率的需要。

發明內容

針對上述現有技術中存在的問題，本發明提供了一種時鐘延時調節裝置和時鐘延時調節系統，可以滿足高速采樣系統，提高時鐘延時調節的精度。

第一方面，本發明實施例提供了一種時鐘延時調節裝置，包括依次連接的第一信號輸入調節模塊、第一延時模塊和第一信號輸出調節模塊；

所述第一信號輸入調節模塊用于連接第一信號源，將所述第一信號源輸入的差分時鐘信號轉換為單端時鐘信號，輸入至所述第一延時模塊；

所述第一延時模塊用于與控制芯片連接，根據所述控制芯片輸入的延時差，使所述單端時鐘信號的延遲設定時間，將延時后的時鐘信號發送至第一信號輸出調節模塊；

所述第一信號輸出調節模塊用于將所述延時后的時鐘信號轉換為差分時鐘信號后輸出。

結合第一方面，本發明實施例提供了第一方面的第一種可能的實施方式，其中，所述第一信號輸入調節模塊包括第一觸發器；所述第一觸發器的兩個輸入端用于連接所述第一信號源。

結合第一方面，本發明實施例提供了第一方面的第二種可能的實施方式，其中，所述第一延時模塊包括第一反相器、第一輸出電路以及連接在所述第一反相器和所述第一輸出電路之間的第一數字電位器；所述第一數字電位器用于與所述控制芯片連接。

結合第一方面的第二種可能的實施方式，本發明實施例提供了第一方面的第三種可能的實施方式，其中，所述第一反相器包括第一晶體管，所述第一晶體管的基極與所述第一信號輸入調節模塊的輸出端連接，所述第一晶體管的集電極連接電源，所述第一晶體管的發射極連接信號地。