[發(fā)明專利]一種用于產(chǎn)生負壓的DC-DC電路

在審

• 申請?zhí)枺?/td>: 201810723701.6
• 申請日: 2018-07-04
• 公開（公告）號: CN108832809A
• 公開（公告）日: 2018-11-16
• 發(fā)明（設(shè)計）人: 李澤宏;張成發(fā);趙念;胡任任;龐仁江
• 申請（專利權(quán)）人: 電子科技大學
• 主分類號: H02M3/07
• 分類號: H02M3/07
• 代理公司: 成都點睛專利代理事務(wù)所(普通合伙) 51232
• 代理人: 葛啟函

1.一種用于產(chǎn)生負壓的DC-DC電路，其特征在于，包括振蕩器模塊(20)、驅(qū)動模塊(30)、非交疊時鐘產(chǎn)生模塊(40)和開關(guān)電容模塊(50)，

所述振蕩器模塊(20)的使能端連接使能信號(EN)，其電源端連接電源電壓(VDD)，其接地端連接地電壓(VSS)，其輸出端輸出時鐘信號(CLK)；

所述驅(qū)動模塊(30)的輸入端連接所述時鐘信號(CLK)，其輸出端輸出反相時鐘信號(CLK_N)；

所述非交疊時鐘產(chǎn)生模塊(40)包括正非交疊時鐘產(chǎn)生單元和負非交疊時鐘產(chǎn)生單元，所述正非交疊時鐘產(chǎn)生單元的輸入端連接所述時鐘信號(CLK)，其輸出端輸出互為反相且非交疊的第一正非交疊時鐘信號(CLK_P1)和第二正非交疊時鐘信號(CLK_P2)；所述負非交疊時鐘產(chǎn)生單元的輸入端連接所述反相時鐘信號(CLK_N)，其輸出端輸出互為反相且非交疊的第一負非交疊時鐘信號(CLK_N1)和第二負非交疊時鐘信號(CLK_N2)；

所述開關(guān)電容模塊(50)包括第一電容(C1)、第二電容(C2)、第一開關(guān)管(S1)、第二開關(guān)管(S2)、第三開關(guān)管(S3)和第四開關(guān)管(S4)，

第一開關(guān)管(S1)的一端連接電源電壓(VDD)，另一端連接第二開關(guān)管(S2)的一端和第一電容(C1)的一端，其控制信號為所述第一正非交疊時鐘信號(CLK_P1)；

第二開關(guān)管(S2)的另一端連接第二電容(C2)的一端并連接地電壓(VSS)，其控制信號為所述第二正非交疊時鐘信號(CLK_P2)；

第三開關(guān)管(S3)的一端連接地電壓(VSS)，另一端連接第四開關(guān)管(S4)的一端和第一電容(C1)的另一端，其控制信號為所述第一負非交疊時鐘信號(CLK_N1)；

第四開關(guān)管(S4)的另一端連接第二電容(C2)的另一端并輸出負電壓(VDDN)作為所述DC-DC電路的輸出信號，其控制信號為所述第二負非交疊時鐘信號(CLK_N2)；

所述負電壓(VDDN)作為所述驅(qū)動模塊(30)的反饋信號用于調(diào)整所述負電壓(VDDN)。

2.根據(jù)權(quán)利要求1所述的用于產(chǎn)生負壓的DC-DC電路，其特征在于，所述驅(qū)動模塊(30)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)和第一PMOS管(MP1)，

第五NMOS管(MN5)的柵極連接第一PMOS管(MP1)和第三NMOS管(MN3)的柵極并作為所述驅(qū)動模塊(30)的輸入端，其漏極連接第一PMOS管(MP1)的漏極和第四NMOS管(MN4)的柵極，其源極連接地電壓(VSS)；

第一PMOS管(MP1)的源極連接電源電壓(VDD)；

第一NMOS管(MN1)的柵極連接第二NMOS管(MN2)的漏極和第三NMOS管(MN3)的源極并作為所述驅(qū)動模塊(30)的輸出端，其漏極連接第二NMOS管(MN2)的柵極和第四NMOS管(MN4)的源極，其源極連接第二NMOS管(MN2)的源極并連接所述負電壓(VDDN)；

第三NMOS管(MN3)和第四NMOS管(MN4)的漏極連接地電壓(VSS)。