[發明專利]包含分支存儲器裸芯模塊的堆疊半導體裝置

有效

• 申請號: 201810688532.7
• 申請日: 2018-06-28
• 公開（公告）號: CN110660805B
• 公開（公告）日: 2023-06-20
• 發明（設計）人: 邱進添;S.巴加思;張聰;楊旭一;張亞舟
• 申請（專利權）人: 西部數據技術公司
• 主分類號: H10B41/35
• 分類號: H10B41/35;H10B41/41;H10B41/20;H10B43/40;H10B43/20
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邱軍

公開了一種半導體裝置，其包含一個或多個集成存儲器模塊。每個集成存儲器模塊可以包含一對半導體裸芯，其一起作為單個的、集成的閃速存儲器操作。在一個示例中，第一裸芯可以包含存儲器單元陣列，并且第二裸芯可以包含諸如CMOS集成電路的邏輯電路。在一個示例中，第二裸芯可以在第一裸芯的邊緣處或在第一裸芯的中央部分處倒裝芯片地接合到第一裸芯。多個集成存儲器模塊可以堆疊在襯底上以形成半導體裝置。

技術領域

本發明涉及存儲器模塊和包括存儲器模塊的半導體裝置。

背景技術

便攜消費電子裝置的需求的強勁增長正在驅動對高容量儲存裝置的需求。諸如閃速存儲器儲存卡的非易失性半導體存儲器裝置被廣泛使用以滿足對數字信息儲存和交換的日益增長的需求。它們的便攜性、多功能性以及堅固設計，連同它們的可靠性和大容量，已經使得這樣的存儲器裝置對于在許多種電子裝置中的使用是理想的，包含例如數碼相機、數碼音樂播放器、視頻游戲控制器、PDA以及蜂窩電話。

最近，已經提出了超高密度存儲器裝置，其使用具有形成為層的存儲器單元的串的3D堆疊存儲器結構。一種這樣的儲存裝置有時稱為位成本可規模化(Bit?CostScalable，BiCS)架構。除了分層的存儲器單元之外，3D存儲器裝置包含邏輯電路，以控制對存儲器單元的讀取/寫入。通常使用互補金屬氧化物半導體(CMOS)技術制造的邏輯電路可以典型地在半導體晶片內形成在堆疊存儲器層下方。

隨著3D存儲器結構中的存儲器層的數目增加以滿足日益增長的存儲器需求，將邏輯電路設置在3D存儲器單元結構下方變得更困難。此外，對于存儲器陣列形成最優化的工藝參數對于邏輯電路形成可能不是最優化的。例如，用熱量退火3D存儲器單元結構是已知的。雖然對于存儲器單元結構有利，但熱量可能不利地影響邏輯電路的操作。

發明內容

概括起來，本技術的示例涉及一種集成存儲器模塊，包括：第一半導體裸芯；第二半導體裸芯，其在第一半導體裸芯的主平坦表面的邊緣處倒裝芯片地接合到第一半導體裸芯的主平坦表面，以將第二半導體裸芯電氣和物理地耦接到第一半導體裸芯；其中第一和第二耦接的半導體裸芯一起配置為集成閃速存儲器。

在另一示例中，本技術涉及一種半導體裝置，包括：襯底；第一集成存儲器模塊，其固定到襯底，包括：第一半導體裸芯，其包含具有多個裸芯接合墊的表面；第二半導體裸芯，其接合到第一半導體裸芯的與多個裸芯接合墊相鄰的表面；其中第一和第二耦接的半導體裸芯一起配置為集成閃速存儲器；以及第三半導體裸芯，其安裝在第一半導體裸芯的表面上，與第二半導體裸芯相鄰。

在其他示例中，本技術涉及一種半導體裝置，包括：襯底；第一集成存儲器模塊，其固定到襯底，包括：第一半導體裸芯，其包含一表面，所述表面具有與第一半導體裸芯的第一邊緣相鄰的多個接合墊，以及與第一邊緣相鄰的第二邊緣；第二半導體裸芯，其在第二邊緣處接合到第一半導體裸芯的表面；其中第一和第二耦接的半導體裸芯一起配置為集成閃速存儲器；以及第三半導體裸芯，其安裝在第一半導體裸芯的表面上，與第二半導體裸芯相鄰。

在另一示例中，本技術涉及一種集成存儲器模塊，包括：襯底；第一集成存儲器模塊，其固定到襯底，包括：第一半導體裸芯，其包含具有與第一半導體裸芯的第一邊緣相鄰的多個接合墊的表面；第二半導體裸芯，其在第一半導體裸芯的表面的中央部分處接合到第一半導體裸芯的表面；其中第一和第二耦接的半導體裸芯一起配置為集成閃速存儲器；以及第三半導體裸芯，其在第三半導體裸芯的表面上包括膜層，第三半導體裸芯安裝到第一半導體裸芯的表面上，且第二半導體裸芯嵌入在膜層內。

在其他示例中，本技術涉及一種集成存儲器模塊，包括：第一半導體裸芯，其包括存儲器構件；第二半導體裸芯，其包括控制構件，第二半導體裸芯在第一半導體裸芯的主平坦表面的邊緣處倒裝芯片地接合到第一半導體裸芯的主平坦表面，以將第二半導體裸芯電氣和物理地耦接到第一半導體裸芯；其中第一和第二耦接的半導體裸芯一起配置為集成閃速存儲器。

附圖說明

圖1是根據本技術的實施例的形成半導體裝置的流程圖。