[發明專利]一種PFM同步升壓DC-DC轉換器的關斷和保護電路

有效

• 申請號: 201810671229.6
• 申請日: 2018-06-26
• 公開（公告）號: CN108847654B
• 公開（公告）日: 2019-10-18
• 發明（設計）人: 陶曉峰;張洪俞;任麗
• 申請（專利權）人: 南京微盟電子有限公司
• 主分類號: H02H7/12
• 分類號: H02H7/12
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 奚幼堅

1.一種PFM同步升壓DC-DC轉換器的關斷和保護電路，PFM同步升壓DC-DC轉換器包括外圍器件電感L、輸入電容CIN、輸出電容CO、反饋電阻RFB1、RFB2及負載電阻R_LOAD，芯片內部包括基準電壓VR、Vb產生電路、使能控制電路EN、振蕩器OSC、誤差比較器EA、控制邏輯電路PFM、同步驅動電路Driver、限流電路Ilimit、功率NMOS管MN、同步整流PMOS管MP和采樣電阻RS；限流電路Ilimit的正輸入端連接功率NMOS管MN的源極并通過采樣電阻RS接地，限流電路Ilimit的負輸入端連接基準電壓Vb，NMOS管MN的漏極連接同步整流PMOS管MP的漏極和電感L的能量轉換端LX，電感L的輸入端連接PFM同步升壓DC-DC轉換器的輸入VBAT并通過輸入電容CIN接地，NMOS管MN的柵極和同步整流PMOS管MP的柵極連接同步驅動電路Driver的輸出，同步整流PMOS管MP的源極和襯底作為PFM同步升壓DC-DC轉換器的輸出VOUT連接VDD；PFM同步升壓DC-DC轉換器的輸出VOUT經反饋電阻RFB1、RFB2分壓后得到采樣電壓FB連接至誤差比較器EA的反向輸入端，誤差比較器EA的同相輸入端連接基準電壓VR，誤差比較器EA的輸出以及振蕩器OSC的輸出和限流電路Ilimit的輸出同時連接至邏輯控制電路PFM，調整控制邏輯電路PFM的輸出頻率，邏輯控制電路PFM的輸出通過同步驅動電路Driver分別控制功率開關管MN及同步整流管MP的導通關斷，以改變占空比，從而使PFM同步升壓DC-DC轉換器的輸出VOUT達到穩壓；

其特征在于：設置使能真關斷電路和短路保護電路，包括VDD最高電位選擇電路、同步整流PMOS管MP襯底電位選擇電路和啟動及短路保護電路；VDD最高電位選擇電路比較PFM同步升壓DC-DC轉換器的輸入VBAT與輸出VOUT電位，VDD最高電位選擇電路的一個輸出端輸出邏輯信號V_control，另一個輸出端將輸入VBAT與輸出VOUT中高的電位作為輸出VDD_M，為使能控制電路EN、基準電壓VR、Vb產生電路、振蕩器OSC、限流電路Ilimit、誤差比較器EA、控制邏輯電路PFM、同步驅動電路Driver、啟動及短路保護電路供電；同步整流PMOS管MP襯底電位選擇電路的一個輸入端連接邏輯信號V_control，第二個輸入端連接電感L的能量轉換端LX即同步整流PMOS管MP的漏極，第三個輸入端連接同步整流PMOS管MP的源極即PFM同步升壓DC-DC轉換器的輸出VOUT，同步整流PMOS管MP襯底電位選擇電路的輸出連接同步整流PMOS管MP的襯底；啟動及短路保護電路的兩個輸入端分別連接輸出VOUT和邏輯信號V_control，啟動及短路保護電路的輸出連接同步整流PMOS管MP的柵極；

同步整流PMOS管襯底電位選擇電路根據輸入的邏輯信號V_control控制，選擇電感L的能量轉換端LX和輸出VOUT中高的電位與同步整流PMOS管襯底相連，以避免同步整流PMOS管MP固定寄生二極管Dio帶來的影響，實現在使能關斷或輸出短路時，輸入VBAT與輸出VOUT之間真正斷開；啟動及短路保護電路輸入VOUT電位和邏輯信號V_control電位，當輸出VOUT短路接地時或啟動狀態小于輸入VBAT電位時，啟動及短路保護電路起作用，其輸出控制同步整流PMOS管MP的柵極，使同步整流PMOS管MP的電流為設定值，實現啟動時恒流充電；當輸出VOUT短路時固定短路電流，有效實現短路保護，避免損壞同步整流PMOS管MP；

所述VDD最高電位選擇電路包括電流源ib1，NMOS管N1、N2及N3，PMOS管P1、P2、P3、P4，P5及P6，電阻R1，非門I1、I3、I5、I7及I9，與非門I2及I4，或非門I6及I8；電流源ib1的輸入端連接輸入VBAT和PMOS管P1的源極和襯底，電流源ib1的輸出端連接NMOS管N1的漏極和柵極以及NMOS管N2的柵極和NMOS管N3的柵極，NMOS管N1、N2及N3的源極和襯底均接地，NMOS管N2的漏極連接PMOS管P1的柵極和漏極以及PMOS管P2的柵極，PMOS管P2的源極和襯底互連并通過電阻R1連接輸出VOUT，PMOS管P2的漏極連接NMOS管N3的漏極和非門I1的輸入端，非門I1的輸出端連接與非門I2的一個輸入端，與非門I2的另一個輸入端連接使能控制電路EN的輸出信號EN_control，與非門I2的輸出端連接非門I3的輸入端，非門I3輸出邏輯信號V_Control；PMOS管P3的漏極連接PMOS管P4的柵極并連接輸入VBAT，PMOS管P3的柵極連接PMOS管P4的漏極并連接輸出VOUT，PMOS管P3的源極和襯底與PMOS管P4的源極和襯底以及PMOS管P5的襯底和PMOS管P6的襯底連接在一起，PMOS管P5的源極與P6的源極互連并輸出VDD_M，PMOS管P5的漏極連接輸入VBAT，PMOS管P6的漏極連接輸出VOUT，PMOS管P5的柵極連接或非門I6的輸出端，PMOS管P6的柵極連接非門I9的輸出端，或非門I6的一個輸入端連接非門I5的輸出端，或非門I6的另一個輸入端連接邏輯信號V_Control，非門I5的輸入端連接與非門I4的輸出端，與非門I4的一個輸入端連接使能控制信號EN_control，與非門I4的另一個輸入端連接或非門I8的一輸入端并連接邏輯信號V_Control，或非門I8的另一輸入端連接非門I7的輸出端，非門I7的輸入端連接使能控制信號EN_control，或非門I8的輸出端連接非門I9的輸入端，非門I9的輸出端連接PMOS管P6的柵極。