[發明專利]一種一階高斯脈沖功率合成電路

有效

• 申請號: 201810652524.7
• 申請日: 2018-06-22
• 公開（公告）號: CN108923771B
• 公開（公告）日: 2020-09-25
• 發明（設計）人: 趙青;徐文強;馬春光;趙懌哲
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K5/133
• 分類號: H03K5/133
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 陳一鑫

1.一種一階高斯脈沖功率合成電路，該電路包括：電源模塊、FPGA、驅動電路、隔離變壓器、第一延遲電路、第二延遲電路、第一一階高斯脈沖子源、第二一階高斯脈沖子源、威爾金森功率合成器；

所述電源模塊為FPGA、驅動電路、隔離變壓器、第一延遲電路、第二延遲電路、第一一階高斯脈沖子源、第二一階高斯脈沖子源、威爾金森功率合成器進行供電，所述FPGA的輸出信號作為驅動電路的輸入，經過驅動電路對信號的放大整形后輸出給隔離變壓器，隔離變壓器將信號并行分配給第一延遲電路和第二延遲電路，信號經過第一延遲電路后輸入第一一階高斯脈沖子源，信號經過第二延遲電路后輸入第二一階高斯脈沖子源，將第一一階高斯脈沖子源和第二一階高斯脈沖子源的輸出信號采用威爾金森功率合成器進行合成后輸出；

所述威爾金森功率合成器電路由三節四分之一波長的微帶線進行阻抗匹配和拓寬頻帶，中間采用隔離電阻增加端口之間隔離度，輸入端口和輸出端口都匹配到50歐姆，兩輸入端口接入第一和第二一階高斯脈沖子源輸出，輸出端口直接連天線饋電或連衰減器用示波器測試；

其特征在于所述威爾金森功率合成器電路的功率疊加方法為：

定義基本高斯脈沖波形為

式中，U₀為脈沖峰值幅度，α為脈沖時間參數，稱為脈沖成形因子；

基本高斯脈沖的一階導數為：

為了使脈沖峰值為U₀，修正為

式中為脈沖最大峰值U₀處對應的時間；

當V₁＝V₂＝V_even，即輸入端口1和2加同相信號，則輸出信號當V₁＝-V₂＝V_odd，即輸入端口1和2加反相信號時，輸入信號將消耗在隔離電阻上，輸出信號V₃＝0；則針對輸入信號s₁(t)和s₂(t)，其奇模信號和偶模信號表示為：

偶模信號消耗在隔離電阻上，則端口1輸出信號為：

假設輸入的兩個信號相位幅度完全一致，則

2.如權利要求1所述的一種一階高斯脈沖功率合成電路，其特征在于所述第一和第二一階高斯脈沖子源包括：脈沖成形電路、脈沖整形電路和脈沖耦合電路；脈沖成形電路采用marx電路塊連接形式，開關器件采用雪崩管FMMT415或FMMT417；脈沖整形電路采用電感和電容對輸出高斯脈沖進行整形；脈沖耦合電路采用短路同軸線或微帶線構成。

3.如權利要求1所述的一種一階高斯脈沖功率合成電路，其特征在于所述的電源模塊輸入電壓48V，經過隔離DC/DC模塊FHP18-50S300產生300V高壓電源給一階高斯脈沖子源中的脈沖成形電路供電，經過隔離DC/DC模塊WRB4812LT-3W產生12V電源給脈沖驅動電路PM8834供電，再由電路7805和AMS1117-3.3產生3.3V電源給FPGA和延遲芯片供電。

4.如權利要求1所述的一種一階高斯脈沖功率合成電路，其特征在于所述FPGA輸出電壓為3.3V、頻率為10KHz、占空比1％、上升沿為10ns的PWM信號，驅動電路采用PM8834。

5.如權利要求1所述的一種一階高斯脈沖功率合成電路，其特征在于所述隔離變壓器采用射頻變壓器ADT1.5-1+，工作頻率在0.5-650MHz。

6.如權利要求1所述的一種一階高斯脈沖功率合成電路，其特征在于所述第一延遲電路和第二延遲電路采用可編程延時芯片SY89297U，延時步進值最小為5ps，或者采用延遲短線進行手動調節。