[發(fā)明專利]半導(dǎo)體存儲裝置

有效

• 申請?zhí)枺?/td>: 201810635517.6
• 申請日: 2018-06-20
• 公開（公告）號: CN109102836B
• 公開（公告）日: 2021-04-27
• 發(fā)明（設(shè)計）人: 村上洋樹;小嶋英充
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 王濤

1.一種半導(dǎo)體存儲裝置，其特征在于，其包括：

列解碼器，被配置為對于列地址進行解碼以輸出列選擇信號；

時序控制電路，被配置為輸出感測使能信號；

維持電路，被配置為維持從存儲器單元陣列所讀取的數(shù)據(jù)，并且響應(yīng)于所述列選擇信號，將所維持的所述數(shù)據(jù)輸出至數(shù)據(jù)總線；

感測電路，被配置為響應(yīng)于所述感測使能信號，感測所述數(shù)據(jù)總線上的所述數(shù)據(jù)；

輸出電路，被配置為輸出所述感測電路所感測的所述數(shù)據(jù)；以及

驗證電路，被配置為驗證所述感測電路的操作邊限，并輸出驗證結(jié)果；

其中，所述驗證電路包括：

復(fù)制電路，響應(yīng)于所述列選擇信號，將所維持的數(shù)據(jù)輸出至所述數(shù)據(jù)總線上；

其中，所述驗證電路根據(jù)對所述復(fù)制電路所輸出的所述數(shù)據(jù)的感測結(jié)果，產(chǎn)生該驗證結(jié)果；

其中，所述時序控制電路根據(jù)所述驗證電路的所述驗證結(jié)果，設(shè)定所述感測使能信號的時序。

2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述復(fù)制電路設(shè)置于距所述列選擇信號的輸出節(jié)點最遠端的位置。

3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述驗證電路更包括判斷電路，用以判斷所述感測結(jié)果是否等于所述復(fù)制電路所維持的所述數(shù)據(jù)，并輸出判斷結(jié)果；其中，所述驗證電路根據(jù)所述判斷電路的所述判斷結(jié)果，產(chǎn)生該驗證結(jié)果。

4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述驗證電路更包括驗證感測電路，被配置為響應(yīng)于對應(yīng)不同時序的多個所述感測使能信號，感測所述復(fù)制電路輸出至所述數(shù)據(jù)總線上的所述數(shù)據(jù)，并產(chǎn)生多個所述感測結(jié)果；其中，所述驗證電路根據(jù)所述多個感測結(jié)果，產(chǎn)生該驗證結(jié)果。

5.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，所述驗證電路更包括存儲元件，被配置為存儲所述多個感測結(jié)果；

其中根據(jù)所述存儲元件所存儲的所述多個感測結(jié)果，設(shè)定所述感測使能信號的時序。

6.如權(quán)利要求1至5中任一權(quán)利要求所述的半導(dǎo)體存儲裝置，其特征在于，所述驗證電路于測試執(zhí)行時運作，所述驗證電路更包括非揮發(fā)性暫存器，被配置為存儲所述驗證結(jié)果；所述半導(dǎo)體存儲裝置更包括控制電路，被配置為在平常操作時根據(jù)所述非揮發(fā)性暫存器中所存儲的所述驗證結(jié)果，設(shè)定所述感測使能信號的時序。

7.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于，更包括：

選擇器，接收邊限驗證用數(shù)據(jù)與設(shè)定用數(shù)據(jù)，并響應(yīng)于選擇控制信號輸出所述邊限驗證用數(shù)據(jù)或所述設(shè)定用數(shù)據(jù)；及

時序控制電路，接收所述選擇器的輸出，以產(chǎn)生所述感測使能信號；

其中，所述邊限驗證用數(shù)據(jù)存儲于所述存儲器單元陣列、測試電路或由外部提供，所述設(shè)定用數(shù)據(jù)存儲于所述非揮發(fā)性暫存器。

8.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，所述驗證電路包括多個所述復(fù)制電路與多個所述驗證感測電路，所述多個驗證感測電路分別響應(yīng)于所述多個感測使能信號，依序地感測所耦接的所述多個復(fù)制電路的所述數(shù)據(jù)，并依序地產(chǎn)生所述多個感測結(jié)果，其中，當所述多個感測結(jié)果的一個等于所耦接的所述復(fù)制電路所維持的所述數(shù)據(jù)時，所述驗證電路所輸出的所述驗證結(jié)果使能所述感測電路。

9.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述復(fù)制電路包括存儲元件，其被配置為維持與所述存儲器單元陣列無關(guān)的既定數(shù)據(jù)。

10.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述復(fù)制電路包括存儲元件，其被配置為維持從所述存儲器單元陣列所讀取的數(shù)據(jù)。

11.如權(quán)利要求1或9或10所述的半導(dǎo)體存儲裝置，其特征在于，所述復(fù)制電路包括維持數(shù)據(jù)“0”的第一鎖存電路以及維持數(shù)據(jù)“1”的第二鎖存電路。