[發明專利]銅互聯結構中擴散阻擋層的制作工藝及銅互聯結構

有效

• 申請號: 201810623542.2
• 申請日: 2018-06-15
• 公開（公告）號: CN110610897B
• 公開（公告）日: 2022-02-22
• 發明（設計）人: 鄭波;馬振國;史晶;史小平;丁培軍
• 申請（專利權）人: 北京北方華創微電子裝備有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/538
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;張天舒

本發明為一種銅互聯結構中擴散阻擋層的制作工藝及銅互聯結構，該制作工藝包括如下步驟：提供半導體襯底，所述半導體襯底上形成有溝槽，所述溝槽的側壁為介電材料，所述溝槽的底部為導電材料；采用含有鈷和鍺的前驅物對所述半導體襯底進行化學氣相沉積或原子層沉積，使所述擴散阻擋層選擇性地沉積在所述溝槽側壁的介電材料上，不在所述溝槽底部的導電材料上沉積。本發明制作工藝獲得的擴散阻擋層具備均勻的側壁覆蓋率，溝槽開口處的無倒掛問題，并且溝槽的底部不會沉積擴散阻擋層，從而銅互聯結構不會出現孔洞并具有低的線電阻。

技術領域

本發明涉及半導體制造工藝，尤其涉及一種銅互聯結構中擴散阻擋層的制作工藝及銅互聯結構。

背景技術

隨著集成電路技術代不斷更新，銅互聯的線寬越來越窄，RC(是表征充電容的常數，它等于電阻與電容相乘)延遲對芯片性能的影響越來越嚴重。比如10nm技術代，銅互聯的線間距僅36-50納米，線寬大約是18-25納米。而為阻擋銅擴散到介電材料，防止漏電，制備銅擴散阻擋層是銅互聯工藝中最為關鍵的一道工序，對該工藝的溝槽側壁覆蓋率有較高要求。同時該銅互聯結構應具有較低的線電阻，最理想的結構是阻擋層對溝槽底部無覆蓋，以降低銅互聯結構的線電阻。

目前的銅互聯結構的擴散阻擋層通常采用物理氣相沉積(Physical VaporDeposition，PVD)的技術制備。該技術通常會出現側壁覆蓋率差，溝槽開口處沉積的阻擋層偏厚(懸凸)等問題，最終導致阻擋性能變差，并會使后續的銅電鍍在溝槽內填充出現孔洞。且為了進一步提高側壁阻擋層的覆蓋率，往往會有意增加阻擋層的底部覆蓋率，這會進一步增加銅互聯結構的線電阻。

其他沉積技術，諸如化學氣相沉積(Chemical Vapor Deposition，CVD)和原子層沉積(Atomic layer deposition，ALD)技術均具有很好的覆蓋率，但是目前業界還沒有開發出用化學氣相沉積或原子層沉積技術制備的銅擴散阻擋層，既具備足夠好的銅阻擋性能，又有較低的電阻率。而且即使化學氣相沉積或原子沉積技術制備出滿足以上兩個要求的銅擴散阻擋層，但溝槽的底部仍會有擴散阻擋層沉積，這會導致高的線電阻。

公開于本發明背景技術部分的信息僅僅旨在加深對本發明總體背景技術的理解，而不應當被視為承認或以任何形式暗示該信息構成已為本領域技術人員所公知的現有技術。

發明內容

本發明的目的在于至少解決上述技術問題之一，為此本發明提供一種銅互聯結構中擴散阻擋層的制作工藝及銅互聯結構，獲得的擴散阻擋層具備均勻的側壁覆蓋率，溝槽開口處無懸凸問題，并且溝槽的底部無擴散阻擋層，從而銅互聯結構不會出現孔洞并具有低的線電阻。

本發明的目的是這樣實現的：

本發明提供一種銅互聯結構中擴散阻擋層的制作工藝，包括如下步驟：

提供半導體襯底，所述半導體襯底上形成有溝槽，所述溝槽的側壁為介電材料，且所述溝槽的底部為導電材料；

采用含有鈷和鍺的前驅物對所述半導體襯底進行化學氣相沉積或原子層沉積，使所述擴散阻擋層選擇性地沉積在所述溝槽側壁上，不在所述溝槽底部沉積。

在本發明的一較佳實施方案中，采用含有鈷和鍺的前驅物對所述半導體襯底進行化學氣相沉積包括：將所述含有鈷和鍺的前驅物加熱到35℃-90℃。

在本發明的一較佳實施方案中，利用載氣將所述含有鈷和鍺的前驅物引入反應腔室，所述載氣流量為100sccm-1000sccm。

在本發明的一較佳實施方案中，還包括向所述反應腔室通入氨氣，所述氨氣的流量為10sccm-300sccm。

在本發明的一較佳實施方案中，所述反應腔室內的工藝壓力為3torr-15torr。

在本發明的一較佳實施方案中，將所述半導體襯底加熱到100℃-300℃。