[發明專利]指令翻譯電路、處理器電路及其執行方法

有效

• 申請號: 201810618308.0
• 申請日: 2018-06-15
• 公開（公告）號: CN108958798B
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 宋晨晨;費曉龍;凌愛民;管應炳
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

本發明提出一種指令翻譯電路、處理器電路及其執行方法。指令翻譯電路適于設置在處理器電路中。指令翻譯電路包括格式化指令隊列、第一指令翻譯器、指令偵測電路以及第二指令翻譯器。格式化指令隊列存儲多個格式化宏指令。第一指令翻譯器翻譯所述多個格式化宏指令的第一格式化宏指令，并且輸出第一微指令。當指令偵測電路判斷在第一格式化宏指令當中的陷阱位經設置，且第一格式化宏指令的一部分可被提前翻譯時，指令偵測電路輸出第一陷阱信息。第二指令翻譯器依據第一陷阱信息來提前翻譯第一格式化宏指令的一部分，以輸出第二微指令。

技術領域

本發明是有關于一種復雜指令翻譯技術，且特別是有關于一種指令翻譯電路、處理器電路及其執行方法。

背景技術

一般而言，在傳統的x86架構處理器中，當格式化指令隊列(FormattedInstruction Queue,FIQ)提供一個格式化宏指令(formatted macro instruction)至指令翻譯器(XLATE)時，若此格式化宏指令為復雜指令(complex instruction)，則陷阱位(trapbit)偵測器在指令翻譯器完成指令翻譯后，才能進一步提供陷阱位信息至微碼(microcode/ucode)翻譯器(有的甚至需要先提供陷阱位信息至寄存器別名表，由寄存器別名表再進一步提供該陷阱位信息給微碼翻譯器)，以使微碼翻譯器依據陷阱位信息來進行進一步的指令翻譯。也就是說，微碼翻譯器需要等待指令翻譯器對格式化宏指令的一部分完成指令翻譯后，才會接著對格式化宏指令的另一部分執行指令翻譯。因此，在傳統的x86架構處理器中，復雜指令翻譯需花費較長的時間，而造成處理器的執行效率不佳。有鑒于此，以下將提出幾個解決方案。

發明內容

本發明提供的一種指令翻譯電路、處理器電路及其執行方法，可藉由提前翻譯格式化宏指令的一部分，以有效地加快處理器的執行效率。

本發明的一種指令翻譯電路適于設置在處理器電路中。指令翻譯電路包括格式化指令隊列、第一指令翻譯器、指令偵測電路以及第二指令翻譯器。格式化指令隊列用以存儲多個格式化宏指令。第一指令翻譯器耦接格式化指令隊列。第一指令翻譯器用以翻譯多個格式化宏指令的第一格式化宏指令，并且輸出第一微指令。指令偵測電路耦接格式化指令隊列。當指令偵測電路判斷在多個格式化宏指令的第一格式化宏指令當中的陷阱位經設置，且第一格式化宏指令的一部分可被提前翻譯時，指令偵測電路輸出第一陷阱信息。第二指令翻譯器耦接指令偵測電路。第二指令翻譯器用以依據第一陷阱信息來提前翻譯第一格式化宏指令的一部分，以輸出第二微指令。

本發明的一種處理器電路包括指令翻譯電路以及寄存器別名表。指令翻譯電路包括格式化指令隊列、第一指令翻譯器、指令偵測電路以及第二指令翻譯器。格式化指令隊列用以存儲多個格式化宏指令。第一指令翻譯器耦接格式化指令隊列。第一指令翻譯器用以翻譯多個格式化宏指令的第一格式化宏指令，并且輸出第一微指令。指令偵測電路耦接格式化指令隊列。當指令偵測電路判斷在多個格式化宏指令的第一格式化宏指令當中的陷阱位經設置，且第一格式化宏指令的一部分可被提前翻譯時，指令偵測電路輸出第一陷阱信息。第二指令翻譯器耦接指令偵測電路。第二指令翻譯器用以依據第一陷阱信息來提前翻譯第一格式化宏指令的一部分，以輸出第二微指令。寄存器別名表耦接第一指令翻譯器以及第二指令翻譯器。寄存器別名表用以接收第一微指令以及第二微指令。

本發明的一種執行方法適于指令翻譯電路。執行方法包括以下步驟：藉由格式化指令隊列存儲多個格式化宏指令；當在多個格式化宏指令的第一格式化宏指令當中的陷阱位經設置，且第一格式化宏指令的一部分可被提前翻譯時，藉由指令偵測電路輸出第一陷阱信息；藉由第二指令翻譯器依據第一陷阱信息來提前翻譯第一格式化宏指令的一部分，以輸出第二微指令；以及藉由第一指令翻譯器翻譯第一格式化宏指令的另一部分，并且輸出第一微指令。