[發明專利]多處理器板重構系統及方法

在審

• 申請號: 201810615340.3
• 申請日: 2018-06-14
• 公開（公告）號: CN108845971A
• 公開（公告）日: 2018-11-20
• 發明（設計）人: 廖建秋
• 申請（專利權）人: 國蓉科技有限公司
• 主分類號: G06F15/177
• 分類號: G06F15/177;G06F11/20
• 代理公司: 成都君合集專利代理事務所(普通合伙) 51228
• 代理人: 張鳴潔

1.多處理器板重構系統，其特征在于，包括不少于三個對等設計的處理器板卡，處理器板卡相互之間數據連接；每個處理器板卡均包括用來執行監控各處理器板卡狀態和數據備份功能的備份功能單元、執行控制功能的控制功能單元、執行數據處理功能的處理事務功能單元,每個所述處理器板卡根據包括在每個所述處理器板卡中且正在運行的功能單元來定義每個所述處理器板卡的功能。

2.根據權利要求1所述的多處理器板重構系統，其特征在于，每個所述處理器板卡均包括存儲模塊、內存芯片、電源管理元件、計時元件、FPGA、CPLD、閃存存儲器及處理器；所述存儲元件、內存芯片、電源管理元件、計時元件、FPGA、CPLD、閃存存儲器與所述處理器數據連接。

3.根據權利要求2所述的多處理器板重構系統，其特征在于，每個所述處理器板卡上設置兩個以上的處理器，且每個處理器分別與所述存儲元件、內存芯片、電源管理元件、計時元件、FPGA、CPLD、閃存存儲器數據連接。

4.根據權利要求2所述的多處理器板重構系統，其特征在于，每個所述處理器板卡上還設置有與處理器數據連接的、用于記錄故障次數的計數器，所述計數器與閃存存儲器數據連接。

5.根據權利要求1~4任一項所述的多處理器板重構系統，其特征在于，任意兩個處理器板卡之間至少具備一路高速數據連接和一路低速數據連接，所述高速數據連接是指處理器板卡之間通過SRIO、Ethernet、PCI-E中的任意一種或多種用于實現大數據量信息數據傳輸的高速數據連接，所述低速數據連接是指處理器板卡之間通過I2C、CAN bus、Serial Port中的任意一種或多種用于實現控制信號傳輸的低速數據連接，。

6.根據權利要求5所述的多處理器板重構方法，其特征在于，對等設計且每個均可以執行監控各處理器板卡狀態和數據備份功能、控制功能、數據處理功能中的任意一種功能的多個所述處理器板卡在其中一個或多個所述處理器板卡發生故障時，其余所述處理器板卡重新定義執行的功能，替代發生故障的處理器板卡所執行的功能，發生故障的所述處理器板卡進行重構并在重構后重新定義執行的功能。

7.根據權利要求6所述的多處理器板重構方法，其特征在于，包括以下步驟：

S1):對重構系統中的每個所述處理器板卡的進行初始化：多個所述處理器板卡中一個處理器板卡初始化設置為執行控制功能的主控板，一個或多個處理器板卡初始化設置為執行數據處理功能的處理板，除去所述主控板和所述處理板的其余處理器板卡初始化設置為執行監控各處理器板卡狀態和數據備份功能的備份板；

其中，主控板用于執行包括定義處理板、分配任務、制定數據傳輸路徑、監控主控板以外的其他處理器板卡的狀態、故障處理的功能；

其中，處理板用于執行包括數據處理、算法運算的功能；

其中，備份板用于執行包括監控主控板的狀態、準備成為主控板或處理板的功能；

其中，每個所述處理器板卡初始化后，生成用于處理器板卡且具有唯一性的板卡ID號，并通過數據連接周期性的將板卡ID號發送至每個所述處理器板卡并存儲在每個所述處理器板卡的存儲元件內；

其中，每個所述處理器板卡收發ID號的同時，通過計時元件進行計時，并根據計時元件的計得的每個所述處理器板卡收發ID號的周期間隔時間變化或者不變化，判斷每個所述處理器板卡處于故障狀態或處于正常狀態；

S2）：系統一個或多個處理器板卡發生故障時，發生故障的一個或多個處理器板卡不能周期性收發ID號，重新定義持續周期性收發ID號的一個或多個所述處理器板卡，替代發生故障的所述處理器板卡所執行的功能；

S3）：發生故障的所述處理器板卡進行重構，重構完成后，進行重新定義為備份板。

8.根據權利要求7所述的多處理器板重構方法，其特征在于，每個所述收發ID號包括處理器代號、插槽代號和故障次數，每個所述收發ID號的處理器代號和插槽代號固定不變，每個所述收發ID號的故障次數等于每個收發ID號對應的所述處理器板卡發生的故障次數。