[發(fā)明專利]封裝結(jié)構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 201810613771.6
• 申請(qǐng)日: 2018-06-14
• 公開(kāi)（公告）號(hào): CN110610914A
• 公開(kāi)（公告）日: 2019-12-24
• 發(fā)明（設(shè)計(jì)）人: 夏鑫
• 申請(qǐng)（專利權(quán)）人: 通富微電子股份有限公司
• 主分類號(hào): H01L23/488
• 分類號(hào): H01L23/488
• 代理公司: 11227 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 薛異榮;吳敏

一種封裝結(jié)構(gòu)，包括：半導(dǎo)體芯片；導(dǎo)電連接柱，所述導(dǎo)電連接柱具有相對(duì)的第一面和第二面，所述導(dǎo)電連接柱的第一面與半導(dǎo)體芯片的表面固定；第一阻擋層，所述第一阻擋層位于所述導(dǎo)電連接柱的側(cè)壁且未覆蓋第二面；載板，所述載板與所述半導(dǎo)體芯片相對(duì)設(shè)置，所述導(dǎo)電連接柱位于半導(dǎo)體芯片和所述載板之間，且第二面朝向載板；位于所述載板表面和所述第二面之間的焊料層。所述封裝結(jié)構(gòu)的性能得到提高。

技術(shù)領(lǐng)域

本發(fā)明涉及封裝領(lǐng)域，尤其涉及一種封裝結(jié)構(gòu)。

背景技術(shù)

倒裝芯片工藝既是一種芯片互聯(lián)技術(shù)，又是一種理想的芯片粘結(jié)技術(shù)。早在50余年前IBM(國(guó)際商業(yè)機(jī)器公司)已研發(fā)使用了這項(xiàng)技術(shù)。但是直到近幾年來(lái)，倒裝芯片已成為高端器件及高密度封裝領(lǐng)域中經(jīng)常采用的封裝形成。目前，倒裝芯片封裝技術(shù)的應(yīng)用范圍日益廣泛，封裝形式更趨于多樣化，對(duì)倒裝芯片的要求也隨之提高。

然而，現(xiàn)有的倒裝芯片工藝形成的封裝結(jié)構(gòu)的性能較差。

發(fā)明內(nèi)容

本發(fā)明解決的問(wèn)題是提供一種封裝結(jié)構(gòu)，以提高封裝結(jié)構(gòu)的性能。

為解決上述問(wèn)題，本發(fā)明提供一種封裝結(jié)構(gòu)，包括：半導(dǎo)體芯片；導(dǎo)電連接柱，所述導(dǎo)電連接柱具有相對(duì)的第一面和第二面，所述導(dǎo)電連接柱的第一面與半導(dǎo)體芯片的表面固定；第一阻擋層，所述第一阻擋層位于所述導(dǎo)電連接柱的側(cè)壁且未覆蓋第二面；載板，所述載板與所述半導(dǎo)體芯片相對(duì)設(shè)置，所述導(dǎo)電連接柱位于半導(dǎo)體芯片和所述載板之間，且第二面朝向載板；位于所述載板表面和所述第二面之間的焊料層。

可選的，所述第一阻擋層的材料為絕緣膠。

可選的，所述第一阻擋層的材料為金屬氧化物。

可選的，所述導(dǎo)電連接柱為銅柱；所述第一阻擋層的材料為氧化銅。

可選的，所述第一阻擋層的厚度為10微米～30微米。

可選的，所述導(dǎo)電連接柱的數(shù)量為若干個(gè)，所述焊料層的數(shù)量為若干個(gè)，一個(gè)導(dǎo)電連接柱和所述載板表面之間的焊料層的數(shù)量為一個(gè)。

可選的，所述焊料層的高度為5微米～30微米。

可選的，所述焊料層包括與第二面接觸的焊料頂面；所述焊料頂面的徑向尺寸小于等于第一阻擋層和導(dǎo)電連接柱的總徑向尺寸。

可選的，還包括：塑封層，所述塑封層位于所述載板的表面，且所述塑封層覆蓋半導(dǎo)體芯片、導(dǎo)電連接柱、焊料層和第一阻擋層。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明技術(shù)方案提供的封裝結(jié)構(gòu)包括第一阻擋層，所述第一阻擋層位于所述導(dǎo)電連接柱的側(cè)壁且未覆蓋第二面，焊料層位于所述載板表面和導(dǎo)電連接柱的第二面之間。第一阻擋層對(duì)導(dǎo)電連接柱有保護(hù)作用，避免焊料層的材料與導(dǎo)電連接柱的側(cè)壁表面接觸。由于焊料層的位置受到第一阻擋層的限制，因此焊料層中不易形成空洞，焊料層的質(zhì)量提高。綜上，提高了封裝結(jié)構(gòu)的性能。

附圖說(shuō)明

圖1至圖2是一種倒裝方法的結(jié)構(gòu)示意圖；

圖3至圖12是本發(fā)明一實(shí)施例中倒裝方法的結(jié)構(gòu)示意圖。

具體實(shí)施方式

正如背景技術(shù)所述，現(xiàn)有的倒裝芯片工藝形成的封裝結(jié)構(gòu)的性能較差。

圖1至圖2是一種倒裝方法形成過(guò)程的結(jié)構(gòu)示意圖。