[發(fā)明專(zhuān)利]一種基于FPGA的四通道視頻轉(zhuǎn)換電路及轉(zhuǎn)換方法

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• 申請(qǐng)?zhí)枺?/td>: 201810605099.6
• 申請(qǐng)日: 2018-06-13
• 公開(kāi)（公告）號(hào): CN108777774A
• 公開(kāi)（公告）日: 2018-11-09
• 發(fā)明（設(shè)計(jì)）人: 陸安江;趙麒;向梓豪
• 申請(qǐng)（專(zhuān)利權(quán)）人: 貴州大學(xué)
• 主分類(lèi)號(hào): H04N7/01
• 分類(lèi)號(hào): H04N7/01
• 代理公司: 貴陽(yáng)中新專(zhuān)利商標(biāo)事務(wù)所 52100
• 代理人: 商小川

1.一種基于 FPGA 的四通道視頻轉(zhuǎn)換電路，它包括復(fù)合視頻分離模塊、前端處理模塊和顯示模塊，其特征在于：復(fù)合視頻分離模塊與前端處理模塊導(dǎo)線連接，前端處理模塊與顯示模塊導(dǎo)線連接。

2.根據(jù)權(quán)利要求1所述的一種基于 FPGA 的四通道視頻轉(zhuǎn)換電路，其特征在于：所述復(fù)合視頻分離模塊為解碼芯片TW2867；解碼芯片TW2867，解碼芯片TW2867分離出4路ITU-RBT. 656信號(hào)；輸入到前端處理模塊的輸入端。

3.根據(jù)權(quán)利要求1所述的一種基于 FPGA 的四通道視頻轉(zhuǎn)換電路，其特征在于：所述前端處理模塊包括四個(gè)ITU-R BT. 656 解碼模塊、四個(gè)去隔行模塊、四個(gè)寫(xiě)數(shù)據(jù)整理模塊、四個(gè)讀數(shù)據(jù)整理模塊、多通道寫(xiě)入模塊、多通道讀取模塊、數(shù)據(jù)封裝模塊、DDR2讀寫(xiě)控制器，四個(gè)ITU-R BT. 656 解碼模塊的輸入端分別與復(fù)合視頻分離模塊的四個(gè)輸出通道連接；四個(gè)ITU-R BT. 656 解碼模塊的輸出端分別與四個(gè)去隔行模塊的輸入端連接；四個(gè)去隔行模塊的輸出端分別與多通道寫(xiě)入模塊輸入端連接，多通道寫(xiě)入模塊輸出端與數(shù)據(jù)封裝模塊輸入端連接，數(shù)據(jù)封裝模塊輸出端與多通道讀取模塊輸入端連接，多通道讀取模塊輸出端分別與四個(gè)讀數(shù)據(jù)整理模塊輸入端連接，四個(gè)讀數(shù)據(jù)整理模塊輸出端與顯示模塊輸入端連接；DDR2讀寫(xiě)控制器與數(shù)據(jù)封裝模塊連接，DDR2讀寫(xiě)控制器與DDR2存儲(chǔ)器連接。

4.根據(jù)權(quán)利要求1所述的一種基于 FPGA 的四通道視頻轉(zhuǎn)換電路，其特征在于：顯示模塊包括HDMI驅(qū)動(dòng)模塊、四個(gè)ALPHA 混合模塊和RGB轉(zhuǎn)換模塊，四個(gè)ALPHA 混合模塊串聯(lián)連接，HDMI驅(qū)動(dòng)模塊輸出端與第一個(gè)ALPHA 混合模塊輸入端連接，第四個(gè)ALPHA 混合模塊的輸出端與RGB轉(zhuǎn)換模塊輸入端連接，RGB轉(zhuǎn)換模塊輸出端輸出RGB信號(hào)。

5.一種基于 FPGA 的四通道視頻轉(zhuǎn)換電路的轉(zhuǎn)換方法，它包括：

步驟1、視頻解碼芯片輸出的復(fù)合視頻信號(hào)通過(guò)復(fù)合視頻分離模塊分離為 4 路視頻信號(hào)；

步驟2、前端處理模塊的ITU-R BT. 656 解碼模塊首先偵測(cè)輸入的視頻信號(hào)中每行的起始位標(biāo)志信號(hào)，以確定該行信號(hào)處于奇數(shù)行還是偶數(shù)行，同時(shí)確定該行信號(hào)是否為有效數(shù)據(jù)，并根據(jù)此設(shè)計(jì)出狀態(tài)機(jī)，將狀態(tài)設(shè)置為奇場(chǎng)有效數(shù)據(jù)前的空白數(shù)據(jù)狀態(tài)、奇場(chǎng)有效數(shù)據(jù)狀態(tài)、偶場(chǎng)有效數(shù)據(jù)前的空白數(shù)據(jù)狀態(tài)、偶場(chǎng)有效數(shù)據(jù)狀態(tài)或復(fù)位狀態(tài)；不同狀態(tài)時(shí)輸出相應(yīng)的指示信號(hào)，當(dāng)處于有效數(shù)據(jù)狀態(tài)時(shí)輸出有效信號(hào)；

步驟3、隔行模塊將輸入的視頻數(shù)據(jù)送入 DCFIFO 進(jìn)行緩存與時(shí)鐘域變換去隔行處理，以適應(yīng)后級(jí)模塊的處理；

步驟4、寫(xiě)數(shù)據(jù)整理模塊首先將每 4 個(gè) 16 位的像素值拼接為 64 位數(shù)據(jù)以適應(yīng)DDR2 控制器的 64 位接口，然后將數(shù)據(jù)輸入至 DCFIFO 進(jìn)時(shí)鐘域變換，使數(shù)據(jù)頻率與DDR2 讀寫(xiě)控制器產(chǎn)生的供用戶(hù)邏輯使用的時(shí)鐘信號(hào)的頻率同步，為保證每行的連續(xù)性，以行為單位進(jìn)行數(shù)據(jù)讀寫(xiě)；同時(shí)通用計(jì)數(shù)電路對(duì)改變位寬后的每行進(jìn)行字節(jié)對(duì)齊操作，以計(jì)算每行長(zhǎng)度；

步驟5、讀數(shù)據(jù)整理模塊將輸入的數(shù)據(jù)通過(guò) DCFIFO 進(jìn)行位寬轉(zhuǎn)換，將 64 位的數(shù)據(jù)還原為 16 位，同時(shí)頻率變換為下一級(jí)所需的時(shí)鐘頻率；

然后將讀出的數(shù)據(jù)寫(xiě)入第二個(gè) DCFIFO，第二個(gè)DCFIFO 負(fù)責(zé)緩存數(shù)據(jù)供下一級(jí)讀取，該 FIFO 讀數(shù)據(jù)時(shí)去掉無(wú)效的視頻數(shù)據(jù)，只讀出有效的視頻數(shù)據(jù)；

步驟6、DDR2 讀寫(xiě)控制模塊檢測(cè)當(dāng)前通道是否有寫(xiě)請(qǐng)求以及寫(xiě)數(shù)據(jù)長(zhǎng)度，如有則將當(dāng)前通道的讀請(qǐng)求、讀地址、視頻數(shù)據(jù)輸出至數(shù)據(jù)封裝模塊，若無(wú)則轉(zhuǎn)至下一通道，一次寫(xiě)操作完成后轉(zhuǎn)至下一通道，按照此規(guī)律依次循環(huán)將四個(gè)通道準(zhǔn)備寫(xiě)入的數(shù)據(jù)輸出；

步驟7、數(shù)據(jù)封裝模塊按照 DDR2 讀寫(xiě)控制器 IP 工作時(shí)序?qū)σ曨l數(shù)據(jù)進(jìn)行輸出與接收；

步驟8、多通道讀取模塊首先檢測(cè)當(dāng)前通道是否有讀請(qǐng)求以及讀數(shù)據(jù)長(zhǎng)度，如有則將當(dāng)前通道的讀請(qǐng)求、讀地址輸出至數(shù)據(jù)封裝模塊，并將當(dāng)前通道的數(shù)據(jù)輸出，若無(wú)則轉(zhuǎn)至下一通道，一次讀操作完成后也轉(zhuǎn)至下一通道，按照此規(guī)律依次循環(huán)將四個(gè)通道讀取的數(shù)據(jù)輸出；

步驟9、顯示模塊將前端處理模塊輸出的信號(hào)進(jìn)行處理后轉(zhuǎn)換為RGB信號(hào)輸出。