[發明專利]串行通信中適應可變帶寬的時鐘數據恢復鎖定檢測電路

有效

• 申請號: 201810592414.6
• 申請日: 2018-06-11
• 公開（公告）號: CN108880534B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 袁帥;欒文煥;王自強;張春;王志華
• 申請（專利權）人: 清華大學
• 主分類號: H03L7/095
• 分類號: H03L7/095
• 代理公司: 西安智大知識產權代理事務所 61215
• 代理人: 段俊濤

本發明屬于集成電路設計技術領域，為高速串行通信中適應可變帶寬的時鐘數據恢復鎖定檢測電路，濾波器輸出的超前/滯后信號分別輸入至兩組移位寄存器，并作為相互的復位信號。將兩組移位寄存器的輸出進行或非邏輯，即得到CDR_LOCK信號。對于不同帶寬的濾波器，本發明CDR鎖定檢測電路自動調整鎖定檢測電路中移位寄存器的分辨率，既能夠避免當CDR鎖定檢測電路中的移位寄存器位數較少時，CDR已經鎖定，early和late交替出現的個數卻超出CDR鎖定檢測電路所設定的閾值，導致CDR_LOCK信號不能穩定在高電平的情況，又可以解決當移位寄存器位數較多時，無論CDR是否鎖定都會輸出高電平的問題，提高了CDR鎖定檢測電路的準確性，PCS端也能夠獲得正確的CDR_LOCK指示信號。

技術領域

本發明屬于集成電路設計技術領域，特別涉及一種高速串行通信中適應可變帶寬的時鐘數據恢復鎖定檢測電路。

背景技術

基于相位插值器(Phase Interpolator,PI)的時鐘與數據恢復電路(Clock andData Recovery,CDR)能夠很好地追蹤發送端和接收端的頻差，抖動容限大，適合非源同步的場合，在高速串行接口電路中得到了廣泛的應用。

CDR電路是否鎖定可以利用示波器根據恢復出來的時鐘和數據的“眼睛”的張開程度來判斷，但是PCS端無法得知CDR何時可以鎖定，所以需要CDR 鎖定檢測電路，告知PCS端CDR電路是否已經鎖定，當CDR鎖定后，PCS端才能夠對恢復出來的數據和時鐘進行下一步的處理。

如圖1所示，接收機接收到的數據INP、INN經過均衡后，對采樣得到的數據和邊沿信息進行鑒相和投票，bwsel2:0為濾波器的帶寬控制字，當 bwsel2:0設置為較小值時，對應較大的帶寬，濾波器輸出的超前/滯后信號 early/late變化較快，CDR鎖定較快，但是當CDR鎖定時，相位插值器控制字的切換速度快，恢復出來的時鐘抖動比較大，反之，當bwsel2:0設置為較大值時，對應較小的帶寬，濾波器輸出的超前/滯后信號early和late變化較慢，CDR 鎖定較慢，但是當CDR鎖定時，相位插值器控制字的切換速度慢，恢復出來的時鐘抖動較小。也就是說，為了使恢復出的時鐘的抖動最小化，相位插值器的控制字的更新速度應該小于環路延時的倒數，此時，時鐘只會在相鄰兩三個相位間左右移動。但是降低控制碼的切換速度會減小CDR的追蹤速度。CDR鎖定檢測電路設定參考閾值，通過檢測early和late交替出現的個數來判斷CDR是否鎖定。當early和late交替出現的個數不超過設定的閾值時，輸出CDR_LOCK 為高電平，表示CDR已經鎖定。但是該電路結構有可能會出現CDR已經鎖定， CDR_LOCK信號仍不能穩定在高電平的情況。對于發送端和接收端之間存在一定的頻差時，early和late交替出現的個數也有可能超出所設定的閾值，但是此時CDR其實已經鎖定，只是時鐘的抖動比較大，這種情況下需要提高CDR鎖定檢測的閾值。但是，若一味的加大CDR鎖定檢測的閾值，會導致輸出恒定高電平的CDR_LOCK，無法判斷CDR是否已經鎖定。所以，為了提高輸出信號 CDR_LOCK的準確性，需要結合帶寬的變化來調整CDR鎖定檢測的閾值，以得到正確的CDR_LOCK信號。

發明內容

為了克服上述現有技術的缺點，本發明的目的在于提供一種高速串行通信中適應可變帶寬的時鐘數據恢復鎖定檢測電路。

為了實現上述目的，本發明采用的技術方案是：

一種高速串行通信中適應可變帶寬的時鐘數據恢復鎖定檢測電路，其特征在于，主要由移位寄存器、譯碼電路、選擇器以及或非門組成，濾波器輸出的超前/滯后信號early和late分別輸入至兩組移位寄存器，并作為互相的復位信號，第一組移位寄存器接第一個選擇器，第二組移位寄存器接第二個選擇器，帶寬選擇控制字bwsel2:0經譯碼電路后產生選擇器的控制字sel1:0，兩個選擇器的輸出接或非門，或非門的輸出即為CDR鎖定信號CDR_LOCK。