[發明專利]基于片上內存的SHA512全流水電路及其實現方法

有效

• 申請號: 201810587475.3
• 申請日: 2018-06-06
• 公開（公告）號: CN108959168B
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 李曉潮;張琪;林少宇;黃鷺;王炫榕
• 申請（專利權）人: 廈門大學
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 廈門南強之路專利事務所(普通合伙) 35200
• 代理人: 馬應森

基于片上內存的SHA512全流水電路及其實現方法，SHA512全流水電路設有消息填充模塊、W_t值生成模塊、BRAM數據存儲模塊、全流水哈希運算模塊和加法器模塊，消息填充模塊、W_t值生成模塊、BRAM數據存儲模塊、全流水哈希運算模塊和加法器模塊按順序連接。在全流水線架構中使用片上BRAM存儲模塊進行W_t值的數據存儲，整個電路系統由依次連接的消息填充模塊、W_t值生成模塊、全流水哈希運算模塊、BRAM存儲模塊以及加法器模塊組成。提高SHA?512算法在FPGA上的吞吐率，平衡FPGA內部資源的分配，提高算法的效率。具有高吞吐率、高單位資源吞吐率的特點，可應用于基于FPGA的SHA?512算法實現。

技術領域

本發明涉及信息安全技術領域，尤其是涉及一種高吞吐率、高單位資源吞吐率、高效率的基于片上內存的SHA512全流水電路及其實現方法。

背景技術

在信息安全領域，SHA-512算法常用于對信息的完整性和準確性進行驗證，是廣泛應用于和安全相關的協議和軟件中的散列函數之一。SHA-512算法接收少于2的128次方比特的任意長輸入信息，并生成固定為512位的信息摘要輸出。SHA-512是單向散列函數，是不可逆的字符串變換算法，即無法從一個SHA-512信息摘要逆推得到原始的信息。

現場可編程門陣列(Field-Programmable Gate Array，FPGA)是由程序驅動的可編程邏輯器件，在應用方面具有良好的可定制性和靈活性。同時，FPGA具有很高的運算性能，它支持深度可變的流水線結構，并提供大量的并行計算資源，在每個時鐘周期內可以完成非常復雜的計算。

BRAM(Block RAM)是FPGA上的塊隨機存儲單元，可應用于構造數據高速緩沖存儲器、深的FIFO和緩沖器等。每塊BRAM均可被配置為單端口RAM或雙端口RAM，并支持級聯。對其進行適當的使用能夠極大的節約FPGA上的slice資源，優化設計結構。

對現有已公開的技術、文章和發明專利的檢索發現，專利公開號CN107612682A的“一種基于SHA512算法的數據處理方法、裝置及系統”在FPGA開發板上使用SHA-512四輪分組壓縮迭代算法對數據進行處理。在Integration-the VLSI Journal期刊的第47卷4期的On the development of high-throughput and area-efficient multi-modecryptographic hash designs in FPGAs的文中，作者在FPGA平臺上實現了4級流水線式SHA-512算法。在IET ComputersDigital Techniques第8卷第2期的Optimising the SHA-512cryptographic hash function on FPGAs文中，作者在FPGA平臺上利用寄存器實現了SHA-512算法的全流水線結構,資源占用巨大。綜上所述，現有技術未涉及基于FPGA片上內存BRAM的SHA-512算法全流水線電路的實現方法。

發明內容

本發明的目的在于提供基于片上內存的SHA512全流水電路及其實現方法。

本發明利用片上內存BRAM(BLOCK RAM)對電路的架構進行優化，從而降低對FPGA上寄存器資源的占用，解決一般流水線設計中存在的寄存器占用多、工作頻率低等問題，極大地提高電路的吞吐率以及單位資源吞吐率(Throughout Per Slice,TPS)。

所述基于片上內存的SHA512全流水電路設有消息填充模塊、W_t值生成模塊、BRAM數據存儲模塊、全流水哈希運算模塊和加法器模塊，所述消息填充模塊、W_t值生成模塊、BRAM數據存儲模塊、全流水哈希運算模塊和加法器模塊按順序連接。

所述消息填充模塊讀取原始輸入數據，并將消息數據填充至1024位的整數倍數。