[發明專利]一種晶體管的柵極結構及其制造方法

在審

• 申請號: 201810580617.3
• 申請日: 2018-06-07
• 公開（公告）號: CN108777261A
• 公開（公告）日: 2018-11-09
• 發明（設計）人: 王世銘;胡展源;黃志森
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/28
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐偉

本發明提供了一種晶體管的柵極結構及其制造方法。上述晶體管的柵極結構，位于襯底上，上述柵極結構與上述襯底之間通過柵極絕緣層隔離，上述柵極結構包括功函數層以及位于上述功函數層與上述柵極絕緣層之間的多組復合阻擋層，每組上述復合阻擋層包括層疊的第一阻擋層和第二阻擋層，上述第一阻擋層的材質不同于上述第二阻擋層的材質。通過形成多個交替層疊的第一阻擋層與第二阻擋層，能夠起到更優的阻擋作用，并改善器件的電特性穩定度。

技術領域

本發明涉及半導體領域，尤其涉及半導體晶體管的柵極結構及其制造方法。

背景技術

自從早年德州儀器的Jack Kilby博士發明了集成電路之時起，科學家們和工程師們已經在半導體器件和工藝方面作出了眾多發明和改進。近50年來，半導體尺寸已經有了明顯的降低，這轉化成不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發展大致遵循著摩爾定律，摩爾定律大致是說密集集成電路中晶體管的數量約每兩年翻倍。現在，半導體工藝正在朝著28nm以下發展，其中一些公司正在著手14nm工藝。這里僅提供一個參考，一個硅原子約為0.2nm，這意味著通過28nm工藝制造出的兩個獨立組件之間的距離僅僅約為一百四十個硅原子。

半導體器件制造因此變得越來越具有挑戰性，并且朝著物理上可能的極限推進。隨著超大規模集成電路尺寸不斷縮小，制程上及材料特性上的限制越來越顯著。目前的28nm平臺工藝中，為了降低MOS晶體管柵極的寄生電容，提高器件速度，高K柵介電層與金屬柵極的柵極疊層結構被引入到MOS晶體管中。在HKMG(高K金屬柵極)的制造過程中，對應N型、P型器件金屬柵極的功函數層的處理存在兩種現有的制造工藝。第一種為分開處理N型器件與P型器件的功函數層；第二種為減少光掩膜版，先生成P型器件的功函數層，隨后對應與N型器件，再生成N型器件的功函數層。兩種工藝均可實現28納米的HKMG器件的制造，但從更具有競爭性、且能夠提高制程速度的角度上來看，第二種工藝由于減少了光掩膜版的使用而略勝一籌。

雖然如此，在采用第二種工藝形成HKMG器件時，對于P型晶體管而言，除了其自身的P型功函數層之外，因為制程原因，在P型功函數層上覆蓋了N型功函數層。由于不同制程的環境與溫度效應，使得P型功函數層上的該層N型功函數層與頂層金屬層中的鋁離子(Al)遷移到底部，影響P型晶體管的電特性穩定性以及良品率。

因此，亟需要一種晶體管的柵極結構及其制造方法，能夠在不增加光掩膜版的使用數量情況下，改善鋁離子的遷移，避免不同制程所產生的熱效應而影響組件的特性，避免良品率低下。

發明內容

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳細的描述之序。

為了解決上述在第二種工藝中存在的鋁離子遷移造成影響P型器件電特性的問題，本發明提供了一種晶體管的柵極結構及其制造方法，能夠有效改善在制造工藝中存在的鋁離子遷移問題。

具體的，本發明所提供的晶體管的柵極結構，位于襯底上，上述柵極結構與上述襯底之間通過柵極絕緣層隔離，上述柵極結構包括功函數層以及位于上述功函數層與上述柵極絕緣層之間的多組復合阻擋層，每組上述復合阻擋層包括層疊的第一阻擋層和第二阻擋層，上述第一阻擋層的材質不同于上述第二阻擋層的材質。

如上述的柵極結構，可選的，上述第一阻擋層為TiN材質，上述第二阻擋層為TaN材質。

如上述的柵極結構，可選的，上述柵極絕緣層與上述第一阻擋層物理接觸，上述功函數層與上述第二阻擋層物理接觸。

如上述的柵極結構，可選的，上述柵極結構包括三組上述復合阻擋層。

如上述的柵極結構，可選的，上述功函數層至少包含N型功函數層。