[發(fā)明專利]一種保持?jǐn)?shù)據(jù)傳送一致性的方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201810552715.6
• 申請日: 2018-05-31
• 公開（公告）號(hào): CN108984441B
• 公開（公告）日: 2020-06-02
• 發(fā)明（設(shè)計(jì)）人: 賀昀彥
• 申請（專利權(quán)）人: 烽火通信科技股份有限公司
• 主分類號(hào): G06F13/20
• 分類號(hào): G06F13/20
• 代理公司: 武漢智權(quán)專利代理事務(wù)所(特殊普通合伙) 42225
• 代理人: 張凱

1.一種保持?jǐn)?shù)據(jù)傳送一致性的方法，其特征在于，包括以下步驟：

CPU通過總線接口向FPGA寫信息時(shí)，判斷寫信息時(shí)的片選信號(hào)是否有效，若片選信號(hào)有效，將從總線接口獲取的信息暫存，當(dāng)完整地獲取了信息的所有數(shù)據(jù)位，才將信息一次寫入FPGA的緩存；若片選信號(hào)無效，則不寫入；

CPU通過總線接口向FPGA讀信息時(shí)，判斷讀信息時(shí)的片選信號(hào)是否有效，若片選信號(hào)有效，僅在第一次讀取該信息時(shí)，從FPGA的緩存中獲取信息的所有數(shù)據(jù)位并暫存，再根據(jù)總線接口的數(shù)據(jù)線位寬，計(jì)算出待發(fā)送的數(shù)據(jù)位，并將待發(fā)送的數(shù)據(jù)位通過總線接口發(fā)送至CPU；若片選信號(hào)無效，則不讀取該信息。

2.如權(quán)利要求1所述的一種保持?jǐn)?shù)據(jù)傳送一致性的方法，其特征在于：

所述判斷寫信息時(shí)的片選信號(hào)是否有效，具體包括以下步驟：

將寫信息時(shí)的片選信號(hào)設(shè)為cs_winfo；

判斷cs_winfo是否滿足：

cs_local(adr_local＝base_winfo)(adr_local(base_winfo+sum_wadr))；若是，片選信號(hào)有效；若否，片選信號(hào)無效；

其中，cs_local為CPU與FPGA之間總線接口的片選控制信號(hào)，adr_local為CPU與FPGA之間總線接口的地址信號(hào)，base_winfo為CPU寫入FPGA特定信息的地址基址；sum_wadr是CPU寫入FPGA特定信息的地址空間的總數(shù)。

3.如權(quán)利要求1所述的一種保持?jǐn)?shù)據(jù)傳送一致性的方法，其特征在于：

所述判斷讀信息時(shí)的片選信號(hào)是否有效，具體包括以下步驟：

將讀信息時(shí)的片選信號(hào)設(shè)為cs_rinfo；

判斷cs_rinfo是否滿足：

cs_local(adr_local＝base_rinfo)(adr_local(base_rinfo+sum_radr))；若是，片選信號(hào)有效；若否，片選信號(hào)無效；

其中，cs_local為CPU與FPGA之間總線接口的片選控制信號(hào)，adr_local為CPU與FPGA之間總線接口的地址信號(hào)，base_rinfo是CPU從FPGA讀出特定信息的地址基址；sum_radr是CPU從FPGA讀出特定信息的地址空間的總數(shù)。

4.如權(quán)利要求1所述的一種保持?jǐn)?shù)據(jù)傳送一致性的方法，其特征在于：所述將從總線接口獲取的信息暫存，當(dāng)完整地獲取了信息的所有數(shù)據(jù)位，才將信息一次寫入FPGA的緩存，具體包括以下步驟：

CPU向FPGA寫信息的地址信號(hào)，包括地址高位和地址低位，地址高位為[N-1:k]，地址低位為[k-1:0]；其中，CPU向FPGA寫信息的地址線位寬設(shè)為N，總線接口的數(shù)據(jù)線位寬設(shè)為n，信息的位寬設(shè)為m；信息需要傳遞的總次數(shù)設(shè)為j＝m/n+(m％n！＝0)；地址低位的位寬設(shè)為k，k＝1og2(j)；

CPU通過總線接口向FPGA寫信息時(shí)：

地址高位變化時(shí)，先將傳送次數(shù)歸零，再將[n*(i+1)-1:n*i]對應(yīng)的數(shù)據(jù)位暫存，i為CPU向FPGA寫信息的地址信號(hào)的低位地址，n為總線接口的數(shù)據(jù)線位寬；

地址高位相同、地址低位變化時(shí)，先將傳送次數(shù)遞增1，再將[n*(i+1)-1:n*i]對應(yīng)的數(shù)據(jù)位暫存，i為低位地址，n為總線接口的數(shù)據(jù)線位寬；傳送次數(shù)遞增至j-1時(shí)，先完成對應(yīng)的數(shù)據(jù)位的暫存，再將暫存的信息的所有數(shù)據(jù)位寫入FPGA的緩存。