[發(fā)明專利]一種RLE算法實(shí)現(xiàn)方法、系統(tǒng)、設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 201810549623.2
• 申請(qǐng)日: 2018-05-31
• 公開(kāi)（公告）號(hào): CN108832935B
• 公開(kāi)（公告）日: 2022-05-10
• 發(fā)明（設(shè)計(jì)）人: 王麗;陳繼承;趙雅倩
• 申請(qǐng)（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號(hào): H03M7/46
• 分類號(hào): H03M7/46
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

本申請(qǐng)公開(kāi)了一種RLE算法實(shí)現(xiàn)方法、系統(tǒng)、設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)，應(yīng)用于FPGA中，其中該方法包括：獲取FPGA的并行數(shù)；從目標(biāo)數(shù)據(jù)集中獲取一組待編碼數(shù)據(jù)，一組待編碼數(shù)據(jù)中待編碼數(shù)據(jù)的數(shù)量小于等于FPGA的并行數(shù)；采用預(yù)先編寫的RLE算法同時(shí)對(duì)每一個(gè)待編碼數(shù)據(jù)進(jìn)行編碼長(zhǎng)度匹配計(jì)算，得到每一個(gè)待編碼數(shù)據(jù)的運(yùn)算結(jié)果；根據(jù)每一個(gè)待編碼數(shù)據(jù)的運(yùn)算結(jié)果確定當(dāng)前獲取的一組待編碼數(shù)據(jù)的編碼結(jié)果；判斷是否完成對(duì)目標(biāo)數(shù)據(jù)集的編碼運(yùn)算，若是，則結(jié)束，若否，則返回執(zhí)行從目標(biāo)數(shù)據(jù)集中獲取一組待編碼數(shù)據(jù)的步驟。本申請(qǐng)公開(kāi)的一種RLE算法實(shí)現(xiàn)方法、系統(tǒng)、設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)一次可對(duì)多個(gè)待編碼數(shù)據(jù)進(jìn)行RLE運(yùn)算，編碼效率高。

技術(shù)領(lǐng)域

本申請(qǐng)涉及數(shù)據(jù)編碼技術(shù)領(lǐng)域，更具體地說(shuō)，涉及一種RLE算法實(shí)現(xiàn)方法、系統(tǒng)、設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)。

背景技術(shù)

RLE(run-length encoding，游程編碼)算法是一個(gè)簡(jiǎn)單高效的無(wú)損數(shù)據(jù)壓縮算法，其基本思路是把數(shù)據(jù)看成一個(gè)線性序列，對(duì)于連續(xù)的重復(fù)數(shù)據(jù)采用的壓縮策略是用一個(gè)字節(jié)表示數(shù)據(jù)重復(fù)的次數(shù)，然后在這個(gè)數(shù)據(jù)重復(fù)屬性字節(jié)后面存儲(chǔ)對(duì)應(yīng)的數(shù)據(jù)字節(jié)本身，對(duì)于連續(xù)不重復(fù)的數(shù)據(jù)序列，表示方法和連續(xù)的重復(fù)數(shù)據(jù)塊序列的表示方法一樣，只不過(guò)前面的數(shù)據(jù)重復(fù)屬性字節(jié)的內(nèi)容為1。現(xiàn)有的一種RLE算法實(shí)現(xiàn)方式是用CPU實(shí)現(xiàn)RLE算法。

然而，CPU只能串行實(shí)現(xiàn)RLE算法，當(dāng)待編碼數(shù)據(jù)量較大時(shí)，CPU的串行計(jì)算會(huì)影響RLE算法的編碼效率。

綜上所述，如何提高RLE算法的編碼效率是目前本領(lǐng)域技術(shù)人員亟待解決的問(wèn)題。

發(fā)明內(nèi)容

本申請(qǐng)的目的是提供一種RLE算法實(shí)現(xiàn)方法，其能在一定程度上解決如何提高RLE算法的編碼效率的技術(shù)問(wèn)題。本申請(qǐng)還提供了一種RLE算法實(shí)現(xiàn)系統(tǒng)、設(shè)備及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。

為了實(shí)現(xiàn)上述目的，本申請(qǐng)?zhí)峁┤缦录夹g(shù)方案：

一種RLE算法實(shí)現(xiàn)方法，應(yīng)用于FPGA中，包括：

獲取所述FPGA的并行數(shù)；

從目標(biāo)數(shù)據(jù)集中獲取一組待編碼數(shù)據(jù)，一組所述待編碼數(shù)據(jù)中所述待編碼數(shù)據(jù)的數(shù)量小于等于所述FPGA的并行數(shù)；

采用預(yù)先編寫的RLE算法同時(shí)對(duì)每一個(gè)所述待編碼數(shù)據(jù)進(jìn)行編碼長(zhǎng)度匹配計(jì)算，得到每一個(gè)所述待編碼數(shù)據(jù)的運(yùn)算結(jié)果；

根據(jù)每一個(gè)所述待編碼數(shù)據(jù)的運(yùn)算結(jié)果確定當(dāng)前獲取的一組所述待編碼數(shù)據(jù)的編碼結(jié)果；

判斷是否完成對(duì)所述目標(biāo)數(shù)據(jù)集的編碼運(yùn)算，若是，則結(jié)束，若否，則返回執(zhí)行所述從目標(biāo)數(shù)據(jù)集中獲取一組待編碼數(shù)據(jù)的步驟。

優(yōu)選的，所述根據(jù)每一個(gè)所述待編碼數(shù)據(jù)的運(yùn)算結(jié)果確定當(dāng)前獲取的一組所述待編碼數(shù)據(jù)的編碼結(jié)果之后，還包括：

將每一組所述待編碼數(shù)據(jù)的編碼結(jié)果進(jìn)行合并運(yùn)算，得到所述目標(biāo)數(shù)據(jù)集的編碼結(jié)果。

優(yōu)選的，所述將每一組所述待編碼數(shù)據(jù)的編碼結(jié)果進(jìn)行合并運(yùn)算之前，還包括：

獲取匹配長(zhǎng)度閾值；

所述得到所述目標(biāo)數(shù)據(jù)集的編碼結(jié)果之后，還包括：

判斷所述目標(biāo)數(shù)據(jù)集的編碼結(jié)果中的每一個(gè)編碼數(shù)據(jù)的匹配長(zhǎng)度是否大于所述匹配長(zhǎng)度閾值，若是，則將匹配長(zhǎng)度大于所述匹配長(zhǎng)度閾值的編碼數(shù)據(jù)拆分為N個(gè)，拆分后的每個(gè)編碼數(shù)據(jù)的匹配長(zhǎng)度均不大于所述匹配長(zhǎng)度閾值，N為正整數(shù)且大于1。

優(yōu)選的，所述采用預(yù)先編寫的RLE算法同時(shí)對(duì)每一個(gè)所述待編碼數(shù)據(jù)進(jìn)行編碼長(zhǎng)度匹配計(jì)算，包括：

采用預(yù)先基于OpenCL語(yǔ)言編寫的RLE算法同時(shí)對(duì)每一個(gè)所述待編碼數(shù)據(jù)進(jìn)行編碼長(zhǎng)度匹配計(jì)算。

優(yōu)選的，所述從目標(biāo)數(shù)據(jù)集中獲取一組待編碼數(shù)據(jù)之前，還包括：