[發(fā)明專利]一種新型信號(hào)上升沿邊沿檢測(cè)電路有效
| 申請(qǐng)?zhí)枺?/td> | 201810530907.7 | 申請(qǐng)日: | 2018-05-29 |
| 公開(公告)號(hào): | CN108964638B | 公開(公告)日: | 2023-08-25 |
| 發(fā)明(設(shè)計(jì))人: | 李富華;戴晶星;吳慶 | 申請(qǐng)(專利權(quán))人: | 蘇州大學(xué) |
| 主分類號(hào): | H03K5/1534 | 分類號(hào): | H03K5/1534 |
| 代理公司: | 江蘇昆成律師事務(wù)所 32281 | 代理人: | 劉尚軻 |
| 地址: | 215000 *** | 國(guó)省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 一種 新型 信號(hào) 上升 沿邊 檢測(cè) 電路 | ||
1.一種新型信號(hào)上升沿邊沿檢測(cè)電路,其包括數(shù)據(jù)脈沖信號(hào)輸入端PLUS_in、五個(gè)D鎖存器DLATCH、兩個(gè)或門、一個(gè)與非門(6)、兩個(gè)反向器(3)和一對(duì)高頻反相檢測(cè)時(shí)鐘信號(hào)Q2和Q4,其中,所述的五個(gè)D鎖存器分別為第一D鎖存器DLATCH1、第二D鎖存器DLATCH2、第三D鎖存器DLATCH3、第四D鎖存器DLATCH4和第五D鎖存器DLATCH5,所述的兩個(gè)或門分別為第一或門(4)和第二或門(5),其特征在于:第一D鎖存器DLATCHI的使能端EN與高頻檢測(cè)時(shí)鐘信號(hào)Q2相連,第一D鎖存器DLATCH1的D端與數(shù)據(jù)脈沖信號(hào)的輸入端PLUS_in相連,第一D鎖存器DLATCH1的Q端與第二D鎖存器DLATCH2的D端相連,第二D鎖存器DLATCH2的使能端EN與高頻檢測(cè)時(shí)鐘信號(hào)Q4相連;第三D鎖存器DLATCH3的使能端EN與高頻檢測(cè)時(shí)鐘信號(hào)Q4相連,第三D鎖存器DLATCH3的D端與數(shù)據(jù)脈沖信號(hào)的輸入端PLUS_in相連,第三D鎖存器DLATCH3的Q端與第四D鎖存器DLATCH4的D端相連,第四D鎖存器DLATCH4的使能端EN與高頻檢測(cè)時(shí)鐘信號(hào)Q2相連,第四D鎖存器DLATCH4的Q端與第五D鎖存器DLATCH5的D端相連,第五D鎖存器DLATCH5的使能端EN與高頻檢測(cè)時(shí)鐘信號(hào)Q4相連;第二D鎖存器DLATCH2的Q端與第一或門(4)的兩個(gè)輸入端中的第一個(gè)輸入端A相連,第三D鎖存器DLATCH3的Q端通過一個(gè)反向器(3)后與第一或門(4)的兩個(gè)輸入端中的第二個(gè)輸入端B相連;第二D鎖存器DLATCH2的Qc端與第二或門(5)的兩個(gè)輸入端中的第一個(gè)輸入端A相連,第五D鎖存器DLATCH5的Q端與第二或門(5)的兩個(gè)輸入端中的第二個(gè)輸入端B相連;第一或門(4)的輸出端與與非門(6)的第一個(gè)輸入端A相連,第二或門(5)的輸出端與與非門(6)的第二個(gè)輸入端B相連,與非門(6)的輸出端與一個(gè)反向器(3)相連,然后輸出數(shù)據(jù)脈沖信號(hào)輸入端PLUS_in的邊沿檢測(cè)結(jié)果PLUS_out;且第一或門(4)的兩個(gè)輸入端均預(yù)設(shè)為高電平,第二或門(5)的兩個(gè)輸入端均預(yù)設(shè)為高電平,輸出數(shù)據(jù)脈沖信號(hào)輸入端PLUS_in的邊沿檢測(cè)結(jié)果PLUS_out預(yù)設(shè)為高電平。
2.如權(quán)利要求1所述的新型信號(hào)上升沿邊沿檢測(cè)電路,其特征在于:檢測(cè)時(shí)鐘信號(hào)Q4預(yù)設(shè)為高電平,檢測(cè)時(shí)鐘信號(hào)Q2預(yù)設(shè)為低電平。
3.如權(quán)利要求1所述的新型信號(hào)上升沿邊沿檢測(cè)電路,其特征在于:高頻反相檢測(cè)時(shí)鐘信號(hào)Q2和Q4的頻率≥數(shù)據(jù)脈沖信號(hào)輸入端PLUS_in的頻率的1.5倍。
4.如權(quán)利要求1所述的新型信號(hào)上升沿邊沿檢測(cè)電路,其特征在于:數(shù)據(jù)脈沖信號(hào)輸入端PLUS_in的信號(hào)為時(shí)鐘信號(hào)。
5.如權(quán)利要求1所述的新型信號(hào)上升沿邊沿檢測(cè)電路,其特征在于:所述的五個(gè)D鎖存器DLATCH均包含有復(fù)位端CLR,用于出錯(cuò)時(shí)將五個(gè)D鎖存器DLATCH中的數(shù)據(jù)設(shè)置為初始狀態(tài)值,所述的五個(gè)D鎖存器DLATCH中初始狀態(tài)值設(shè)為1。
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