[發明專利]一種鎖存電路

在審

• 申請號: 201810524631.1
• 申請日: 2018-05-28
• 公開（公告）號: CN110545091A
• 公開（公告）日: 2019-12-06
• 發明（設計）人: 易海平;余俊
• 申請（專利權）人: 深圳指芯智能科技有限公司
• 主分類號: H03K3/0233
• 分類號: H03K3/0233;H03K19/0175
• 代理公司: 44237 深圳中一專利商標事務所
• 代理人: 官建紅<國際申請>=<國際公布>=<進入

1.一種鎖存電路，其特征在于，包括：

選通控制模塊、數據鎖存模塊、濾波模塊；

所述選通控制模塊的輸出端連接所述數據鎖存模塊的輸入端；所述數據鎖存模塊的輸出端連接所述濾波模塊的待濾波數據輸入端，且連接所述選通控制模塊的輸出端；

所述選通控制模塊接收輸入數據，并將所述輸入數據輸入所述數據鎖存模塊，當所述選通控制模塊為關斷狀態時，所述鎖存電路為鎖存模式，所述數據鎖存模塊對所述輸入數據進行鎖存，并將鎖存的輸入數據作為待濾波數據輸入所述濾波模塊，所述濾波模塊對所述待濾波數據進行濾波處理得到輸出數據。

2.如權利要求1所述的鎖存電路，其特征在于，所述選通控制模塊包括：

第一晶體管、第二晶體管、第三晶體管、第四晶體管；

所述第一晶體管的柵極與所述第四晶體管的柵極連接后作為所述選通控制模塊的第一輸入端，所述第一晶體管的源極連接電源，所述第一晶體管的漏極連接所述第二晶體管的源極；

所述第二晶體管的柵極為所述選通控制模塊的第二輸入端，所述第二晶體管的漏極連接所述第三晶體管的漏極；

所述第三晶體管的柵極為所述選通控制模塊的第三輸入端，所述第三晶體管的源極連接所述第四晶體管的漏極；

所述第四晶體管的源極接地；

當所述選通控制模塊的第二輸入端接收低電平，且所述選通控制模塊的第三輸入端接收高電平時，所述選通控制模塊為選通狀態，所述鎖存電路為選通模式，所述選通控制模塊將接收到的輸入數據輸入所述數據鎖存模塊；

當所述選通控制模塊的第二輸入端接收高電平，且所述選通控制模塊的第三輸入端接收低電平時，所述選通控制模塊為關斷狀態，所述鎖存電路為鎖存模式，所述選通控制模塊停止將接收到的輸入數據輸入所述數據鎖存模塊。

3.如權利要求1所述的鎖存電路，其特征在于，所述數據鎖存模塊包括：

第一反相器、第二反相器；

所述第一反相器的輸入端為所述數據鎖存模塊的輸入端，且連接所述選通控制模塊的輸出端，所述第一反相器的輸出端連接所述第二反相器的輸入端；

所述第二反相器的輸出端為所述數據鎖存模塊的輸出端，且連接所述第一反相器的輸入端。

4.如權利要求1所述的鎖存電路，其特征在于，所述濾波模塊包括：

第一觸發器、第二觸發器、邏輯門；

所述第一觸發器的數據輸入端連接所述第二觸發器的數據輸入端后作為所述濾波模塊的待濾波數據輸入端，所述第一觸發器的時鐘信號輸入端為所述濾波電路的第一時鐘信號輸入端，所述第二觸發器的時鐘信號輸入端為所述濾波電路的第二時鐘信號輸入端；

所述第一觸發器的輸出端連接所述邏輯門的第一輸入端，所述第二觸發器的輸出端連接所述邏輯門的第二輸入端；

所述邏輯門的輸出端為所述濾波模塊的輸出端。

5.如權利要求1所述的鎖存電路，其特征在于，所述鎖存電路還包括：

第一輸入模塊；

所述第一輸入模塊的第一輸出端連接所述選通控制模塊的第一輸入端；

所述第一輸入模塊的第二輸出端連接所述選通控制模塊的第二輸入端；

當所述第一輸入模塊接收到低電平信號時，所述第一輸入模塊的第一輸出端輸出高電平信號，所述第一輸入模塊的第二輸出端輸出低電平信號；

當所述第一輸入模塊接收到高電平信號時，所述第一輸入模塊的第一輸出端輸出低電平信號，所述第一輸入模塊的第二輸出端輸出高電平信號。

6.如權利要求5所述的鎖存電路，其特征在于，所述第一輸入模塊包括：

第三反相器、第四反相器；

所述第三反相器的輸入端為所述第一輸入模塊的輸入端，所述第三反相器的輸出端為所述第一輸入模塊的第一輸出端；

所述第四反相器的輸入端連接所述第三反相器的輸出端，所述第四反相器的輸出端為所述第一輸入模塊的第二輸出端。