[發明專利]半導體儲存器結構及其字線制造方法

在審

• 申請號: 201810515771.2
• 申請日: 2018-05-25
• 公開（公告）號: CN110534480A
• 公開（公告）日: 2019-12-03
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 31219 上海光華專利事務所(普通合伙)
• 代理人: 劉星<國際申請>=<國際公布>=<進入國

本發明提供一種半導體儲存器結構及其字線制造方法，該制造方法在襯底中制備出多重式的字線凹槽，字線凹槽由深度不同的第一字線凹槽與第二字線凹槽水平連通而成，并基于該字線凹槽制作非對稱埋入式的字線在襯底中。利用本發明制作得到的埋入式字線作為MOS管的柵極，可以增加MOS管源極與漏極之間的距離，從而使得MOS管具備更長的溝道，有效防止短溝道效應。本發明可以在同樣的字線密度下增加字線與字線之間的有效距離，從而降低字線與字線之間的耦合。本發明中相鄰兩條字線的底端偏離方向相反，可以使得晶體管之間的耦合明顯降低。

技術領域

本發明屬于集成電路制造領域，涉及一種半導體儲存器結構及其字線制造方法。

背景技術

隨著半導體存儲器件(如動態隨機存取存儲器(DRAM))變得高度集成，單位單元在半導體襯底上的面積會相應地逐漸縮小，包含在金屬氧化物半導體(MOS)晶體管中的溝道長度也會逐漸減小，溝道長度的減小易造成短溝道效應的產生。為了維持半導體存儲器件的高度集成，需要采取措施限制短溝道效應。

埋入式字線(也可稱為埋入式柵極)為增加半導體器件的集成密度提供了一種新的選擇。埋入式字線是指將字線埋設在半導體襯底的內部，可以顯著地減少在字線與位線之間的寄生電容，大幅地改善半導體器件的電壓讀出操作的可靠性。圖1顯示為一種有源區與字線陣列的平面布局圖，圖2顯示為圖1的A-A’向剖面圖，其中，隔離結構101形成于半導體襯底102中，在半導體襯底102中界定出多個有源區103，多條字線104埋入半導體襯底102中，并穿過有源區103及隔離結構101，字線104上方形成有保護層105。由圖2可見，現有的埋入式字線采用對稱結構。

隨著集成度的進一步增加，采用埋入式柵極字線的半導體儲存器結構也開始面臨短溝道效應的問題，因此，如何提供一種新的半導體儲存器結構及其字線制造方法，以防止采用埋入式柵極字線的半導體儲存器結構出現短溝道效應，成為本領域技術人員亟待解決的一個重要技術問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體儲存器結構及其字線制造方法，用于解決隨著器件的高度集成，現有采用埋入式柵極字線結構的半導體儲存器結構無法有效防止短溝道效應的問題。

為實現上述目的及其他相關目的，本發明提供一種半導體儲存器結構的字線制造方法，包括如下步驟：

S1：提供一襯底，所述襯底表面形成有一襯底保護層；

S2：形成多個第一開口在所述襯底保護層中，以形成藉由所述第一開口間隔的多個襯底保護層單元；

S3：形成一硬掩膜層在所述第一開口中及所述襯底保護層表面；

S4：形成一光阻層在所述硬掩膜層表面，并形成多個第二開口在所述光阻層中，以形成藉由所述第二開口間隔的多個光阻單元，其中，多個所述光阻單元依次排布于所述第一開口之上與所述襯底保護層單元之上，所述第一開口的寬度大于其上的所述光阻單元的寬度，且所述第一開口的兩端均突出于其上的所述光阻單元的兩端之外，所述襯底保護層單元的寬度大于其上的所述光阻單元的寬度，且所述襯底保護層單元的兩端均突出于其上的所述光阻單元的兩端之外，使得所述第二開口所打開范圍內的所述襯底之上具有由所述硬掩膜層組成的第一遮擋部以及由所述襯底保護層與所述硬掩膜層疊加組成的第二遮擋部；

S5：以所述光阻層、所述硬掩膜層及所述襯底保護層共同作為掩膜，刻蝕得到多個字線凹槽在所述襯底中，所述字線凹槽具有與所述第一遮擋部位置相對應的第一字線凹槽部以及與所述第二遮擋部位置相對應的第二字線凹槽部，所述第一字線凹槽部與所述第二子線凹槽部的深度不同；

S6：基于所述字線凹槽形成多條字線于所述襯底中，所述字線包括填充于所述第一字線凹槽部內的第一字線部及填充于所述第二字線凹槽部內的第二字線部。

可選的，形成多個所述第一開口在所述襯底保護層中包括如下步驟：