[發明專利]時鐘同步設備

有效

• 申請號: 201810503554.1
• 申請日: 2018-05-23
• 公開（公告）號: CN109120246B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: E·塞薩
• 申請（專利權）人: 意法半導體（格勒諾布爾2）公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03K5/133
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種時鐘同步電路，包括：

相位比較器，包括具有被配置成接收數據信號的第一輸入的第一電路，所述第一電路被配置成檢測所述數據信號的邊沿；

第二電路，包括時鐘發生器，所述時鐘發生器被配置成生成具有可調頻率的時鐘信號，其中所述相位比較器被配置成在檢測到所述數據信號的邊沿之后將所述數據信號的邊沿與所述時鐘信號的邊沿進行比較，并且其中所述第二電路被配置成根據所述相位比較器的輸出信號來修改所述時鐘信號的頻率；

第一延遲電路，具有耦合到所述時鐘發生器的輸出的輸入；以及

第二延遲電路，具有耦合到所述第一電路的所述第一輸入的輸入，其中所述相位比較器包括具有數據輸入和時鐘輸入的第二觸發器、以及具有數據輸入和時鐘輸入的第三觸發器，其中所述第二觸發器和所述第三觸發器中的每個觸發器的所述數據輸入耦合到所述第一電路的輸出，其中所述第二觸發器的所述時鐘輸入耦合到所述第一延遲電路的輸出，其中所述第三觸發器的所述時鐘輸入耦合到所述第二延遲電路的輸出，并且其中所述第二觸發器和所述第三觸發器的輸出耦合到所述第二電路。

2.根據權利要求1所述的電路，其中所述數據信號的所述邊沿包括下降沿。

3.根據權利要求1所述的電路，其中所述第一電路包括第一觸發器，所述第一觸發器具有耦合到高壓軌的數據輸入和耦合到數據信號線的時鐘輸入。

4.根據權利要求1所述的電路，其中所述相位比較器包括與門，所述與門具有耦合到所述第二觸發器和所述第三觸發器的輸出的輸入、以及耦合到所述第二觸發器和所述第三觸發器的重置輸入的輸出，所述與門的輸出還耦合到所述第一電路。

5.根據權利要求1所述的電路，其中所述第一延遲電路被配置成在所述第一延遲電路的輸入處接收所述時鐘信號、并且在所述第一延遲電路的輸出處生成經延遲的時鐘信號，所述經延遲的時鐘信號被延遲第一持續時間，并且其中所述第二延遲電路被配置成在所述第二延遲電路的輸入處接收所述數據信號、并且在所述第二延遲電路的輸出處生成經延遲的數據信號，所述經延遲的數據信號被延遲第二持續時間，其中所述第一持續時間包括在所述數據信號的數據速率的2％與50％之間的持續時間，并且其中所述第二持續時間包括在所述數據信號的所述數據速率的2％與50％之間的持續時間。

6.根據權利要求5所述的電路，其中所述第一持續時間等于所述第二持續時間。

7.根據權利要求1所述的電路，其中所述第一電路被配置成檢測所述數據信號的上升沿。

8.根據權利要求1所述的電路，其中所述時鐘發生器包括壓控振蕩器。

9.根據權利要求1所述的電路，其中所述第二電路包括電荷泵，所述電荷泵具有耦合到所述時鐘發生器的輸出。

10.根據權利要求9所述的電路，其中所述第二電路還包括耦合在所述電荷泵與所述時鐘發生器之間的低通濾波器。

11.根據權利要求1所述的電路，其中所述第二電路包括耦合在所述時鐘發生器的輸出與所述相位比較器的輸入之間的時鐘分頻器。